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参数资料
| 型号： | CXA3266Q |
| 元件分类： | PLL合成/DDS/VCOs |
| 英文描述： | PHASE LOCKED LOOP, 0.12 MHz, PQFP48 |
| 封装： | PLASTIC, QFP-48 |
| 文件页数： | 39/62页 |
| 文件大小： | 929K |
| 代理商： | CXA3266Q |
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CXA3266Q
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1. Recommended PECL I/O circuit
The peripheral circuits mainly use PECL for digital input and output. Of course, PECL and TTL can also be mixed.
In this case, disable the TTL outputs with the control registers.
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VCC (+5.0V)
Control
Register
HOLD
SYNCH, SYNCL: PECL
level complementary input
100pF
0.068F
3.0k
680pF
Loop Filter 4
3.0k
100
VCC
UNLOCK output2
GND
100k
10nF
PECL level output pins
330
GND
IOV
CC
IOGND
VCOH
VCOL
VCO
HOLD
SYNCH
SYNCL
SYNC
SENABLE
SCLK
SDATA
PECLV
CC
VBB
DSYNCH
DSYNCL
CLKH
CLKL
CLK/2H
CLK/2L
PECLV
CC
IOGND
TTLV
CC
TTLGND DSYNC
CLK
CLKN
CLK/2
CLK/2N
DGND
DVCC
UNLOCK
DIVOUT
SEROUT
CS
TLOAD
IOGND
VOCLP
PLLVCC
PLLGND
VCOVCC
VCOGND
VCOHGND
IREF
RC2
RC1
IRGND
IRVCC
Notes)
1 Unless otherwise specified, all capacitors are 0.1F.
2 Vary the external resistor and capacitor values of the
UNLOCK output as necessary.
3 This external resistor (3.0k) should be a metal film
resistor in consideration of temperature characteristics.
4 The loop filter's capacitors and resistor should also be
temperature compensated.
GND
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