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参数资料
| 型号： | DS3112+W |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 128/133页 |
| 文件大小： | 0K |
| 描述： | IC MUX T3/E3 3.3V 256-PBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 40 |
| 控制器类型： | 调帧器，多路复用器 |
| 接口： | 并行/串行 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 电流 - 电源： | 150mA |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-PBGA（27x27） |
| 包装： | 管件 |
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DS3112
94 of 133
Figure 9-1. HSR Status Bit Flow
Internal Transmit
Low Water Mark
Signal from
HDLC
Internal Receive
High Water Mark
Signal from
HDLC
Event Latch
Internal Receive
Packet Start
Signal from
HDLC
OR
RHWM
(HSR Bit 4)
RPS
(HSR Bit 5)
Mask
HDLC
(IMSR Bit 3)
INT*
Hardware
Signal
HDLC
Status Bit
(MSR Bit 3)
Mask
RHWM (IHSR Bit 4)
RPS (IHSR Bit 5)
Event Latch
RPE
(HSR Bit 6)
Internal Receive
Packet End
Signal from
HDLC
Event Latch
Internal Transmit
FIFO Underrun
Signal from
HDLC
Event Latch
Internal Receive
FIFO Overrun
Signal from
HDLC
TUDR
(HSR Bit 7)
ROVR
(HSR Bit 13)
Mask
RPE (IHSR Bit 6)
Mask
TUDR (IHSR Bit 7)
ROVR (IHSR Bit 13)
Event Latch
Internal Receive
Abort Detect
Signal from
HDLC
RABT
(HSR Bit 15)
Mask
RABT (IHSR Bit 15)
Event Latch
Transmit
Packet End
Signal from
HDLC
TEND
(HSR Bit 0)
Mask
TEND (IHSR Bit 0)
TLWM (IHSR Bit 2)
TLWM
(HSR Bit 2)
NOTE: ALL EVENT LATCHES ABOVE ARE CLEARED WHEN THE HSR REGISTER IS READ.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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