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参数资料
| 型号： | DS3112+W |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 94/133页 |
| 文件大小： | 0K |
| 描述： | IC MUX T3/E3 3.3V 256-PBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 40 |
| 控制器类型： | 调帧器，多路复用器 |
| 接口： | 并行/串行 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 电流 - 电源： | 150mA |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-PBGA（27x27） |
| 包装： | 管件 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页当前第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页
DS3112
63 of 133
Register Name:
T2E2CR2
Register Description:
T2/E2 Control Register 2
Register Address:
32h
Bit #
7
6
5
4
3
2
1
0
Name
—
LOFG7
LOFG6
LOFG5
LOFG4
LOFG3
LOFG2
LOFG1
Default
—
0
Bit #
15
14
13
12
11
10
9
8
Name
—
E2Sn4
E2Sn3
E2Sn2
E2Sn1
Default
—
Note: Bits that are underlined are read-only; all other bits are read-write.
Bits 0 to 6: T2/E2/G.747 Transmit Loss Of Frame Generation (LOFGn where n = 1 to 7). A zero to one
transition on this bit will cause the T2/E2/G.747 transmit formatter to generate enough framing bit errors to cause
the far end to lose frame synchronization. This bit must be cleared and set again for a subsequent set of errors to be
generated
.
MODE
FRAMING ERRORS GENERATED
T3 Mode
Four consecutive F bit errors
E3 Mode
Four consecutive FAS words of 0000101111 generated instead of the normal FAS word,
which is 1111010000 (i.e., all FAS bits are inverted)
G.747 Mode
Four consecutive FAS words of 000101111 generated instead of the normal FAS word,
which is 111010000 (i.e., all FAS bits are inverted)
Bits 8 to 11: E2 Transmit National Bit Setting (E2Snn where n = 1 to 4). These bits are ignored in the T3 and
G.747 modes. The received Sn can be read from the T2E2 Status Register 2.
0 = force the Sn bit to zero
1 = force the Sn bit to one
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