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参数资料
| 型号： | DS3112+W |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 14/133页 |
| 文件大小： | 0K |
| 描述： | IC MUX T3/E3 3.3V 256-PBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 40 |
| 控制器类型： | 调帧器，多路复用器 |
| 接口： | 并行/串行 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 电流 - 电源： | 150mA |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-PBGA（27x27） |
| 包装： | 管件 |
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DS3112
110 of 133
13 AC ELECTRICAL CHARACTERISTICS
3
Table 1 -1. AC Characteristics—Low-Speed (T1 and E1) Ports
(VDD = 3.3V ±5%, TA = 0°C to +70°C for DS3112; TA = -40°C to +85°C for DS3112N.)
(See
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
648
ns
1
LRCLK/LRCCLK/LTCLK/LTCCLK
Clock Period
t1
488
ns
2
294
324
354
ns
1
LRCLK Clock High Time
t2
204
244
284
ns
2
LTCLK/LTCCLK/LRCCLK Clock
High Time
t2
100
ns
294
324
354
ns
1
LRCLK Clock Low Time
t3
204
244
284
ns
2
LTCLK/LTCCLK/LRCCLK Clock
Low Time
t3
100
ns
LTDAT Setup Time to the Falling
Edge or Rising Edge of
LTCLK/LTCCLK
t4
50
ns
LTDAT Hold Time from the Falling
Edge or Rising Edge of
LTCLK/LTCCLK
t5
50
ns
Delay from the Rising Edge or
Falling Edge of LRCLK to Data
Valid on LRDAT
t6
50
ns
Delay from the Rising Edge or
Falling Edge of LRCCLK to Data
Valid on LRDAT
t6
100
ns
5
NOTES:
1) T3 mode.
2) E3 mode.
3) In normal mode, LTDAT is sampled on the falling edge of LTCLK/LTCCLK and LRDAT is updated on the
rising edge of LRCLK/LRCCLK.
4)
5)
In inverted mode, LTDAT is sampled on the rising edge of LTCLK/LTCCLK and LRDAT is updated on the
falling edge of LRCLK/LRCCLK.
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