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参数资料
| 型号： | MT48LC1M16A1S |
| 厂商： | Micron Technology, Inc. |
| 英文描述： | SYNCHRONOUS DRAM |
| 中文描述： | 同步DRAM |
| 文件页数： | 35/51页 |
| 文件大小： | 1480K |
| 代理商： | MT48LC1M16A1S |
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16Mb: x16 SDRAM
16MSDRAMx16.p65
–
Rev. 8/99
Micron Technology, Inc., reserves the right to change products or specifications without notice.
1999, Micron Technology, Inc.
35
16Mb: x16
SDRAM
POWER-DOWN MODE
1
tCH
tCL
tCK
Two clock cycles
CKE
CLK
DQ
All banks idle, enter
power-down mode.
Precharge all
active banks.
Input buffers gated off while in
power-down mode.
Exit power-down mode.
(
)
(
)
(
)
(
)
DON
’
T CARE
UNDEFINED
tCKS
tCKS
COMMAND
tCMH
tCMS
PRECHARGE
NOP
NOP
ACTIVE
NOP
(
)
(
)
(
)
(
)
All banks idle.
ADDRESS
BANK,
ROW
BANK(S)
(
)
(
)
(
)
(
)
High-Z
tAH
tAS
tCKH
tCKS
DQM
2
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
T0
T1
T2
Tn + 1
Tn + 2
t
CK (1)
t
CKH
t
CKS
t
CMH
t
CMS
20
1
2
1
2
25
1
2
1
2
25
1
2
1
2
ns
ns
ns
ns
ns
TIMING PARAMETERS
-6
-7
-8A
SYMBOL*
t
AH
t
AS
t
CH
t
CL
t
CK (3)
t
CK (2)
MIN
1
2
2.5
2.5
6
8
MAX
MIN
1
2
2.75
2.75
7
10
MAX
MIN
1
2
3
3
8
13
MAX
UNITS
ns
ns
ns
ns
ns
ns
NOTE:
1. Violating refresh requirements during power-down may result in loss of data.
2. DQM represents DQML and DQMH. DQML controls the lower byte, and DQMH controls the upper byte.
-6
-7
-8A
SYMBOL*
MIN
MAX
MIN
MAX
MIN
MAX
UNITS
*CAS latency indicated in parentheses.
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PDF描述 |
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