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参数资料
| 型号： | ZL50114GAG2 |
| 厂商： | XILINX INC |
| 元件分类： | 通信及网络 |
| 英文描述： | SPECIALTY TELECOM CIRCUIT, PBGA552 |
| 封装： | 35 X 35 MM, 1.27 MM PITCH, LEAD FREE, PLASTIC, MS-034, BGA-552 |
| 文件页数： | 53/113页 |
| 文件大小： | 2004K |
| 代理商： | ZL50114GAG2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页当前第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页
ZL50110/11/12/14
Data Sheet
44
Zarlink Semiconductor Inc.
RAM_ADDR[19:0]
O
[19]
R4
[9]
P1
[18]
T2
[8]
N4
[17]
T1
[7]
N3
[16]
P5
[6]
N2
[15]
R3
[5]
M1
[14]
R2
[4]
M2
[13]
P4
[3]
M4
[12]
R1
[2]
M3
[11]
P3
[1]
M6
[10]
P2
[0]
M5
Buffer memory address output.
Synchronous to rising edge of
SYSTEM_CLK.
RAM_BW_A#
O
U2
Synchronous Byte Write Enable A (Active
Low). Must be asserted same clock cycle as
RAM_ADDR. Enables RAM_DATA[7:0].
RAM_BW_B#
O
T3
Synchronous Byte Write Enable B (Active
Low). Must be asserted same clock cycle as
RAM_ADDR. Enables RAM_DATA[15:8].
RAM_BW_C#
O
U3
Synchronous Byte Write Enable C (Active
Low). Must be asserted same clock cycle as
RAM_ADDR. Enables RAM_DATA[23:16].
RAM_BW_D#
O
V2
Synchronous Byte Write Enable D (Active
Low). Must be asserted same clock cycle as
RAM_ADDR. Enables RAM_DATA[31:24].
RAM_BW_E#
O
W1
Synchronous Byte Write Enable E (Active
Low). Must be asserted same clock cycle as
RAM_ADDR. Enables RAM_DATA[39:32].
RAM_BW_F#
O
V3
Synchronous Byte Write Enable F (Active
Low). Must be asserted same clock cycle as
RAM_ADDR. Enables RAM_DATA[47:40].
RAM_BW_G#
O
W2
Synchronous Byte Write Enable G (Active
Low). Must be asserted same clock cycle as
RAM_ADDR. Enables RAM_DATA[55:48].
RAM_BW_H#
O
Y1
Synchronous Byte Write Enable H (Active
Low). Must be asserted same clock cycle as
RAM_ADDR. Enables RAM_DATA[63:56].
RAM_RW#
O
U4
Read/Write Enable output
Read = high
Write = low
Signal
I/O
Package Balls
Description
Table 14 - External Memory Interface Package Ball Definition (continued)
相关PDF资料 |
PDF描述 |
|---|---|
| ZL50114GAG | SPECIALTY TELECOM CIRCUIT, PBGA552 |
| ZL50232GD | DATACOM, ISDN ECHO CANCELLER, PBGA208 |
| ZL50233/GDG | DATACOM, ISDN ECHO CANCELLER, PBGA208 |
| ZL50408GDC | DATACOM, LAN SWITCHING CIRCUIT, PBGA208 |
| ZL50408GDG2 | DATACOM, LAN SWITCHING CIRCUIT, PBGA208 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ZL50115 | 制造商:ZARLINK 制造商全称:Zarlink Semiconductor Inc 功能描述:32, 64 and 128 Channel CESoP Processors |
| ZL50115GAG | 制造商:Microsemi Corporation 功能描述:SWIT FABRIC 1K X 1K 1.8V/3.3V 324BGA - Trays 制造商:Microsemi Corporation 功能描述:IC CESOP PROCESSOR 32CH 324PBGA |
| ZL50115GAG2 | 制造商:Microsemi Corporation 功能描述:PB FREE 1 TDM + 1 ETHERNET - Trays 制造商:Microsemi Corporation 功能描述:IC CESOP PROCESSOR 32CH 324PBGA |
| ZL50116 | 制造商:ZARLINK 制造商全称:Zarlink Semiconductor Inc 功能描述:32, 64 and 128 Channel CESoP Processors |
| ZL50116GAG | 制造商:Microsemi Corporation 功能描述:2 TDM + 1 ETHERNET - Trays 制造商:MICROSEMI CONSUMER MEDICAL PRODUCT GROUP 功能描述:IC CESOP PROCESSOR 64CH 324PBGA 制造商:Microsemi Corporation 功能描述:IC CESOP PROCESSOR 64CH 324PBGA |
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