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参数资料
| 型号： | ZL50114GAG2 |
| 厂商： | XILINX INC |
| 元件分类： | 通信及网络 |
| 英文描述： | SPECIALTY TELECOM CIRCUIT, PBGA552 |
| 封装： | 35 X 35 MM, 1.27 MM PITCH, LEAD FREE, PLASTIC, MS-034, BGA-552 |
| 文件页数： | 99/113页 |
| 文件大小： | 2004K |
| 代理商： | ZL50114GAG2 |
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ZL50110/11/12/14
Data Sheet
86
Zarlink Semiconductor Inc.
Figure 30 - TDM Bus Master Mode Timing at 2.048 Mbps
11.2
TDM Interface Timing - H.110 Mode
These parameters are based on the H.110 Specification from the Enterprise Computer Telephony Forum (ECTF)
1997.
Note 1:
TDM_C8 and TDM_FRAME signals are required to meet the same timing standards and so are not defined independently.
Note 2:
TDM_C8 corresponds to pin TDM_CLKi.
Note 3:
tDOZ and tZDO apply at every time-slot boundary.
Note 4:
Refer to H.110 Standard from Enterprise Computer Telephony Forum (ECTF) for the source of these numbers.
Note 5:
The TDM_FRAME signal is centred on the rising edge of TDM_C8. All timing measurements are based on this rising edge
point; TDM_FRAME corresponds to pin TDM_F0i.
Note 6:
Phase correction (
Φ) results from DPLL timing corrections.
Parameter
Symbol
Min.
Typ.
Max.
Units
Notes
TDM_C8 Period
tC8P
122.066-
Φ
122
122.074+
Φ
ns
Note 1
Note 2
TDM_C8 High
tC8H
63-
Φ
-
69+
Φ
ns
TDM_C8 Low
tC8L
63-
Φ
-
69+
Φ
ns
TDM_D Output Delay
tDOD
0
-
11
ns
Load - 12 pF
TDM_D Output to HiZ
tDOZ
-
33
ns
Load - 12 pF
Note 3
TDM_D HiZ to Output
tZDO
0
-
11
ns
Load - 12 pF
Note 3
TDM_D Input Delay to Valid
tDV
0-
83
ns
Note 4
TDM_D Input Delay to Invalid
tDIV
102
-
112
ns
Note 4
TDM_FRAME width
tFP
90
122
180
ns
Note 5
TDM_FRAME setup
tFS
45
-
90
ns
TDM_FRAME hold
tFH
45
-
90
ns
Phase Correction
F
0
-
10
ns
Note 6
Table 31 - TDM H.110 Timing Specification
Channel 31 Bit 0
Channel 0 Bit 7
Channel 0 Bit 6
Ch 31 Bit 0
Ch 0 Bit 7
Ch 0 Bit 6
tSTOD
tFOD
tSTIH
tSTIS
tC4OP
tC2OP
TDM_CLKO (2.048 MHz)
TDM_CLKO (4.096 MHz)
TDM_F0o
TDM_STi
TDM_STo
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PDF描述 |
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参数描述 |
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