- 您现在的位置：买卖IC网 > PDF目录300164 > ZL50114GAG2 (XILINX INC) SPECIALTY TELECOM CIRCUIT, PBGA552 PDF资料下载
参数资料
| 型号： | ZL50114GAG2 |
| 厂商： | XILINX INC |
| 元件分类： | 通信及网络 |
| 英文描述： | SPECIALTY TELECOM CIRCUIT, PBGA552 |
| 封装： | 35 X 35 MM, 1.27 MM PITCH, LEAD FREE, PLASTIC, MS-034, BGA-552 |
| 文件页数： | 54/113页 |
| 文件大小： | 2004K |
| 代理商： | ZL50114GAG2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页当前第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页
ZL50110/11/12/14
Data Sheet
45
Zarlink Semiconductor Inc.
3.5
CPU Interface
All CPU Interface signals are 5 V tolerant.
All CPU Interface outputs are high impedance while System Reset is LOW.
Signal
I/O
Package Balls
Description
CPU_DATA[31:0]
I/
OT
[31]
AF25
[15]
AA16
[30]
AB19
[14]
AD19
[29]
AD22
[13]
AE20
[28]
AE23
[12]
AB17
[27]
AC20
[11]
AF21
[26]
AF24
[10]
AC17
[25]
AE22
[9]
AE19
[24]
AD21
[8]
AA15
[23]
AA17
[7]
AB16
[22]
AB18
[6]
AD18
[21]
AC19
[5]
AF19
[20]
AD20
[4]
AE18
[19]
AF23
[3]
AD17
[18]
AE21
[2]
AF20
[17]
AF22
[1]
AB15
[16]
AC18
[0]
AF18
CPU Data Bus. Bi-directional data bus,
synchronously transmitted with
CPU_CLK rising edge.
NOTE: as with all ports in the
ZL50110/11/12/14 device,
CPU_DATA[0] is the least significant bit
(lsb).
CPU_ADDR[23:2]
I
[23]
AB13
[11]
AD11
[22]
AC13
[10]
AF10
[21]
AD13
[9]
AC11
[20]
AE13
[8]
AE10
[19]
AF12
[7]
AD10
[18]
AE12
[6]
AB11
[17]
AD12
[5]
AF9
[16]
AC12
[4]
AC10
[15]
AF11
[3]
AE9
[14]
AB12
[2]
AA11
[13]
AE11
[12]
AA12
CPU Address Bus. Address input from
processor to ZL50110/11/12/14,
synchronously transmitted with
CPU_CLK rising edge.
NOTE: as with all ports in the
ZL50110/11/12/14 device,
CPU_ADDR[2] is the least significant bit
(lsb).
CPU_CS
I U
AF14
CPU Chip Select. Synchronous to rising
edge of CPU_CLK and active low. Is
asserted with CPU_TS_ALE. Must be
asserted with CPU_OE to
asynchronously enable the CPU_DATA
output during a read, including DMA
read.
CPU_WE
I
AD14
CPU Write Enable. Synchronously
asserted with respect to CPU_CLK
rising edge, and active low. Used for
CPU writes from the processor to
registers within the ZL50110/11/12/14.
Asserted one clock cycle after
CPU_TS_ALE.
Table 15 - CPU Interface Package Ball Definition
相关PDF资料 |
PDF描述 |
|---|---|
| ZL50114GAG | SPECIALTY TELECOM CIRCUIT, PBGA552 |
| ZL50232GD | DATACOM, ISDN ECHO CANCELLER, PBGA208 |
| ZL50233/GDG | DATACOM, ISDN ECHO CANCELLER, PBGA208 |
| ZL50408GDC | DATACOM, LAN SWITCHING CIRCUIT, PBGA208 |
| ZL50408GDG2 | DATACOM, LAN SWITCHING CIRCUIT, PBGA208 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ZL50115 | 制造商:ZARLINK 制造商全称:Zarlink Semiconductor Inc 功能描述:32, 64 and 128 Channel CESoP Processors |
| ZL50115GAG | 制造商:Microsemi Corporation 功能描述:SWIT FABRIC 1K X 1K 1.8V/3.3V 324BGA - Trays 制造商:Microsemi Corporation 功能描述:IC CESOP PROCESSOR 32CH 324PBGA |
| ZL50115GAG2 | 制造商:Microsemi Corporation 功能描述:PB FREE 1 TDM + 1 ETHERNET - Trays 制造商:Microsemi Corporation 功能描述:IC CESOP PROCESSOR 32CH 324PBGA |
| ZL50116 | 制造商:ZARLINK 制造商全称:Zarlink Semiconductor Inc 功能描述:32, 64 and 128 Channel CESoP Processors |
| ZL50116GAG | 制造商:Microsemi Corporation 功能描述:2 TDM + 1 ETHERNET - Trays 制造商:MICROSEMI CONSUMER MEDICAL PRODUCT GROUP 功能描述:IC CESOP PROCESSOR 64CH 324PBGA 制造商:Microsemi Corporation 功能描述:IC CESOP PROCESSOR 64CH 324PBGA |
发布紧急采购，3分钟左右您将得到回复。