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参数资料
| 型号： | AD9520-0BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 17/80页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 2.8GHZ VCO 64LFCSP |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送 |
| PLL： | 是 |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:12，2:24 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.95GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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AD9520-0
Data Sheet
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O
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(d
B
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/H
z)
FREQUENCY (Hz)
07213-
025
Figure 24. Internal VCO Phase Noise (Absolute), Direct-to-LVPECL at 2950 MHz
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O
ISE
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c
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FREQUENCY (Hz)
07213-
128
Figure 25. Additive (Residual) Phase Noise, CLK-to-LVPECL at
245.76 MHz, Divide-by-1
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B
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FREQUENCY (Hz)
07213-
129
Figure 26. Additive (Residual) Phase Noise, CLK-to-LVPECL at
200 MHz, Divide-by-5
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N
O
ISE
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B
c
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z)
FREQUENCY (Hz)
07213-
130
Figure 27. Additive (Residual) Phase Noise, CLK-to-LVPECL at
1600 MHz, Divide-by-1
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A
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FREQUENCY (Hz)
07213-
131
Figure 28. Additive (Residual) Phase Noise, CLK-to-CMOS at
50 MHz, Divide-by-20
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B
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FREQUENCY (Hz)
07213-
132
Figure 29. Additive (Residual) Phase Noise, CLK-to-CMOS at
250 MHz, Divide-by-4
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PDF描述 |
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