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参数资料
| 型号： | AD9520-0BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/80页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 2.8GHZ VCO 64LFCSP |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送 |
| PLL： | 是 |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:12，2:24 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.95GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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Data Sheet
AD9520-0
Rev. A | Page 11 of 80
CLOCK OUTPUT ABSOLUTE PHASE NOISE (INTERNAL VCO USED)
Table 7.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL ABSOLUTE PHASE NOISE
Internal VCO; direct-to-LVPECL output
and for loop bandwidths < 1 kHz
VCO = 2.95 GHz; Output = 2.95 GHz
1 kHz Offset
46
dBc/Hz
10 kHz Offset
78
dBc/Hz
100 kHz Offset
104
dBc/Hz
1 MHz Offset
123
dBc/Hz
10 MHz Offset
139
dBc/Hz
40 MHz Offset
145
dBc/Hz
VCO = 2.75 GHz; Output = 2.75 GHz
1 kHz Offset
49
dBc/Hz
10 kHz Offset
80
dBc/Hz
100 kHz Offset
106
dBc/Hz
1 MHz Offset
125
dBc/Hz
10 MHz Offset
140
dBc/Hz
40 MHz Offset
146
dBc/Hz
VCO = 2.55 GHz; Output = 2.55 GHz
1 kHz Offset
51
dBc/Hz
10 kHz Offset
82
dBc/Hz
100 kHz Offset
108
dBc/Hz
1 MHz Offset
127
dBc/Hz
10 MHz Offset
140
dBc/Hz
40 MHz Offset
146
dBc/Hz
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK GENERATION USING INTERNAL VCO)
Table 8.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical
setup where the reference source is
clean, so a wider PLL loop bandwidth is
used; reference = 15.36 MHz; R divider = 1
VCO = 2.949 GHz; LVPECL = 245.76 MHz; PLL LBW = 63 kHz
176
fs rms
Integration BW = 200 kHz to 10 MHz
351
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 2.703 GHz; LVPECL = 122.88 MHz; PLL LBW = 63 kHz
158
fs rms
Integration BW = 200 kHz to 10 MHz
324
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 2.703 GHz; LVPECL = 61.44 MHz; PLL LBW = 63 kHz
177
fs rms
Integration BW = 200 kHz to 10 MHz
330
fs rms
Integration BW = 12 kHz to 20 MHz
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK CLEANUP USING INTERNAL VCO)
Table 9.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical
setup where the reference source is jittery,
so a narrower PLL loop bandwidth is used;
reference = 19.44 MHz; R divider = 162
VCO = 2.799 GHz; LVPECL = 155.52 MHz; PLL LBW = 1.8 kHz
652
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 2.703 GHz; LVPECL = 122.88 MHz; PLL LBW = 2.1 kHz
607
fs rms
Integration BW = 12 kHz to 20 MHz
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