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参数资料
| 型号： | AD9520-0BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 45/80页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 2.8GHZ VCO 64LFCSP |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送 |
| PLL： | 是 |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:12，2:24 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.95GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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Data Sheet
AD9520-0
Rev. A | Page 5 of 80
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
Pulse Width High/Low
1.8
ns
The amount of time that a square wave is high/low;
determines the allowable input duty cycle
Crystal Oscillator
Crystal Resonator Frequency Range
16.62
33.33
MHz
Maximum Crystal Motional Resistance
30
PHASE/FREQUENCY DETECTOR (PFD)
PFD Input Frequency
100
MHz
Antibacklash pulse width = 1.3 ns
45
MHz
Antibacklash pulse width = 2.9 ns
Reference Input Clock Doubler Frequency
0.004
50
MHz
Antibacklash Pulse Width
1.3
ns
Register 0x017[1:0] = 01b
2.9
ns
Register 0x017[1:0] = 00b; Register 0x017[1:0] = 11b
6.0
ns
Register 0x017[1:0] = 10b
CHARGE PUMP (CP)
CPV is the CP pin voltage; VCP is the charge pump
power supply voltage (VCP pin)
ICP Sink/Source
Programmable
High Value
4.8
mA
With CPRSET = 5.1 k; higher ICP is possible by changing
CPRSET
Low Value
0.60
mA
With CPRSET = 5.1 k; lower ICP is possible by changing
CPRSET
Absolute Accuracy
2.5
%
CPV = VCP/2
CPRSET Range
2.7
10
k
ICP High Impedance Mode Leakage
1
nA
Sink-and-Source Current Matching
1
%
0.5 V < CPV < VCP 0.5 V; CPV is the CP pin voltage;
VCP is the charge pump power supply voltage (VCP pin)
ICP vs. VCP
1.5
%
0.5 V < CPV < VCP 0.5 V
ICP vs. Temperature
2
%
CPV = VCP/2
PRESCALER (PART OF N DIVIDER)
Prescaler Input Frequency
P = 1 FD
300
MHz
P = 2 FD
600
MHz
P = 3 FD
900
MHz
P = 2 DM (2/3)
200
MHz
P = 4 DM (4/5)
1000
MHz
P = 8 DM (8/9)
2400
MHz
P = 16 DM (16/17)
3000
MHz
P = 32 DM (32/33)
3000
MHz
Prescaler Output Frequency
300
MHz
A, B counter input frequency (prescaler input
frequency divided by P)
PLL N DIVIDER DELAY
Register 0x019[2:0]; see Table 54
000
Off
001
385
ps
010
486
ps
011
623
ps
100
730
ps
101
852
ps
110
976
ps
111
1101
ps
PLL R DIVIDER DELAY
Register 0x019[5:3]; see Table 54
000
Off
001
365
ps
010
486
ps
011
608
ps
100
730
ps
101
852
ps
110
976
ps
111
1101
ps
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