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参数资料
| 型号： | AD9520-0BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 34/80页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 2.8GHZ VCO 64LFCSP |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送 |
| PLL： | 是 |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:12，2:24 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.95GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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AD9520-0
Data Sheet
Rev. A | Page 4 of 80
SPECIFICATIONS
Typical is given for VS = VS_DRV = 3.3 V ± 5%; VS ≤ VCP ≤ 5.25 V; TA = 25°C; RSET = 4.12 k; CPRSET = 5.1 k, unless otherwise noted. Minimum
and maximum values are given over full VS and TA (40°C to +85°C) variation.
POWER SUPPLY REQUIREMENTS
Table 1.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
POWER PINS
VS
3.135
3.3
3.465
V
3.3 V ± 5%
VS_DRV
2.375
VS
V
Nominally 2.5 V to 3.3 V ± 5%
VCP
VS
5.25
V
Nominally 3.3 V to 5.0 V ± 5%
CURRENT SET RESISTORS
RSET Pin Resistor
4.12
k
Sets internal biasing currents; connect to ground
CPRSET Pin Resistor
5.1
k
Sets internal CP current range, nominally 4.8 mA
(CP_lsb = 600 A); actual current can be calculated
by CP_lsb = 3.06/CPRSET; connect to ground
BYPASS PIN CAPACITOR
220
nF
Bypass for internal LDO regulator;
necessary for LDO stability; connect to ground
PLL CHARACTERISTICS
Table 2.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
VCO (ON CHIP)
Frequency Range
2530
2950
MHz
VCO Gain (KVCO)
52
MHz/V
Tuning Voltage (VT)
0.5
VCP 0.5
V
VT ≤ VS when using internal VCO
Frequency Pushing (Open-Loop)
1
MHz/V
Phase Noise at 1 kHz Offset
51
dBc/Hz
f = 2550 MHz
Phase Noise at 100 kHz Offset
108
dBc/Hz
f = 2550 MHz
Phase Noise at 1 MHz Offset
127
dBc/Hz
f = 2550 MHz
REFERENCE INPUTS
Differential Mode (REFIN, REFIN)
Differential mode (can accommodate single-ended
input by ac grounding undriven input)
Input Frequency
0
250
MHz
Frequencies below about 1 MHz should be dc-coupled;
be careful to match VCM (self-bias voltage)
Input Sensitivity
280
mV p-p
PLL figure of merit (FOM) increases with increasing
slew rate (see Figure 12); the input sensitivity is
sufficient for ac-coupled LVDS and LVPECL signals
Self-Bias Voltage, REFIN
1.35
1.60
1.75
V
Self-Bias Voltage, REFIN
1.30
1.50
1.60
V
Self-bias voltage of REFIN1
Input Resistance, REFIN
4.0
4.8
5.9
k
Self-biased1
Input Resistance, REFIN
4.4
5.3
6.4
k
Self-biased1
Dual Single-Ended Mode (REF1, REF2)
Two single-ended CMOS-compatible inputs
Input Frequency (AC-Coupled with
DC Offset Off)
10
250
MHz
Slew rate must be >50 V/s
Input Frequency (AC-Coupled with
DC Offset On)
250
MHz
Slew rate must be >50 V/s, and input amplitude
sensitivity specification must be met; see the input
sensitivity parameter
Input Frequency (DC-Coupled)
0
250
MHz
Slew rate > 50 V/s; CMOS levels
Input Sensitivity (AC-Coupled with
DC Offset Off)
0.55
3.28
V p-p
VIH should not exceed VS
Input Sensitivity (AC-Coupled with
DC Offset On)
1.5
2.78
V p-p
VIH should not exceed VS
Input Logic High, DC Offset Off
2.0
V
Input Logic Low, DC Offset Off
0.8
V
Input Current
100
+100
A
Input Capacitance
2
pF
Each pin, REFIN (REF1)/REFIN (REF2)
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PDF描述 |
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