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参数资料
| 型号： | ADE7878ACPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 74/100页 |
| 文件大小： | 0K |
| 描述： | IC ENERGY METERING 3PH 40LFCSP |
| 标准包装： | 1 |
| 输入阻抗： | 400 千欧 |
| 测量误差： | 0.2% |
| 电压 - 高输入/输出： | 2.4V |
| 电压 - 低输入/输出： | 0.4V |
| 电源电压： | 2.4 V ~ 3.7 V |
| 测量仪表类型： | 3 相 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-WFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 40-LFCSP-WQ（6x6） |
| 包装： | 托盘 |
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ADE7854/ADE7858/ADE7868/ADE7878
HGAP = 1, HXFER[1:0] = 00, and HSAPOL = 0. Note that the
HSDC interface introduces a seven-HSCLK cycles gap between
every 32-bit word.
HGAP = 1, HXFER[1:0] = 00, and HSAPOL = 0. Note that the
HSDC interface introduces a seven-HSCLK cycles gap between
every 8-bit word.
See Table 53 for the HSDC_CFG register and descriptions for
the HCLK, HSIZE, HGAP, HXFER[1:0], and HSAPOL bits.
Table 24. Communication Times for Various HSDC Settings
Data Sheet
for all HSDC_CFG register settings. For some settings, the
transfer time is less than 125 μs (8 kHz), the waveform sample
registers update rate. This means the HSDC port transmits data
every sampling cycle. For settings in which the transfer time is
greater than 125 μs, the HSDC port transmits data only in the
first of two consecutive 8 kHz sampling cycles. This means it
transmits registers at an effective rate of 4 kHz.
HXFER[1:0]
00
00
00
00
00
00
01
01
01
01
01
01
10
10
10
10
10
10
HGAP
0
0
1
1
1
1
0
0
1
1
1
1
0
0
1
1
1
1
HSIZE 1
N/A
N/A
0
0
1
1
N/A
N/A
0
0
1
1
N/A
N/A
0
0
1
1
HCLK
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Communication Time (μs)
64
128
77.125
154.25
119.25
238.25
28
56
33.25
66.5
51.625
103.25
36
72
43
86
66.625
133.25
1
N/A means not applicable.
HSCLK
HSD
31
IAVW (32 BITS)
0
31
VAWV (32 BITS)
0 31
IBWV (32 BITS)
0
31
CVAR (32 BITS)
0
HSA
Figure 92. HSDC Communication for HGAP = 0, HXFER[1:0] = 00, and HSAPOL = 0; HSIZE Is Irrelevant
HSCLK
31
0
31
0
31
0
31
0
HSD
IAVW (32-BIT)
VAWV (32-BIT)
IBWV (32-BIT)
CVAR (32-BIT)
7 HCLK CYCLES
7 HCLK CYCLES
HSA
Figure 93. HSDC Communication for HSIZE = 0, HGAP = 1, HXFER[1:0] = 00, and HSAPOL = 0
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参数描述 |
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