参数资料
| 型号： | IP-FFT |
| 厂商： | Altera |
| 文件页数： | 20/70页 |
| 文件大小： | 0K |
| 描述： | IP FFT/IFFT |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速傅里叶变换处理器 |
| 许可证： | 初始许可证 |
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1–16
Chapter 1: About This MegaCore Function
Performance and Resource Utilization
4 multipliers/2 adders complex multiplier structure, for data and twiddle width 16,
for Stratix V (5SGXEA7H3F35C2) devices.
Table 1–24. Performance with the Buffered Burst Data Flow Architecture—Stratix V Devices
Transform Calculation
Data Load & Transform
Block Throughput
Points
Number of
Engines (1)
f MAX (MHz)
Time (2)
Cycles Time ( ? s)
Calculation
Cycles Time ( ? s)
Cycles
Time ( ? s)
256
1024
4096
256
1024
4096
256
1024
4096
1
1
1
2
2
2
4
4
4
430
403
402
380
379
366
337
348
312
235
1,069
5,167
162
557
2,607
118
340
1,378
0.55
2.65
12.86
0.43
1.47
7.13
0.35
0.98
4.42
491
2,093
9,263
397
1,581
6,703
347
1,364
5,474
1.14
5.19
23.06
1.05
4.17
18.33
1.03
3.92
17.54
331
1,291
6,157
299
1,163
5,133
283
1,099
4,633
0.77
3.2
15.32
0.79
3.07
14.04
0.84
3.16
14.84
(1) When using the buffered burst architecture, you can specify the number of quad-output engines in the FFT parameter editor. You may choose
from one, two, or four quad-output engines in parallel.
(2) In a buffered burst data flow architecture, transform time is defined as the time from when the N-sample input block is loaded until the first
output sample is ready for output. Transform time does not include the additional N-1 clock cycle to unload the full output data block.
(3) Block throughput is the minimum number of cycles between two successive start-of-packet (sink_sop) pulses.
4 multipliers/2 adders complex multiplier structure, for data and twiddle width 16,
for Stratix V (5SGXEA7H3F35C2) devices.
Table 1–25. Resource Usage with the Burst Data Flow Architecture—Stratix V Devices
(Part 1 of 2)
Points
256
1024
4096
256
1024
4096
256
1024
4096
256
1024
4096
256
1024
Engine
Architecture
Quad Output
Quad Output
Quad Output
Quad Output
Quad Output
Quad Output
Quad Output
Quad Output
Quad Output
Single Output
Single Output
Single Output
Single Output
Single Output
Number of
Engines (2)
1
1
1
2
2
2
4
4
4
1
1
1
2
2
Combinational
ALUTs
1,801
1,833
1,878
2,970
3,019
3,048
5,164
5,216
5,280
709
751
817
1,037
1,052
Logic
Registers
3,717
3,912
4,078
5,914
6,129
6,319
10,743
10,924
11,129
1,542
1,598
1,637
2,521
2,622
Memory
(Bits)
14,592
57,600
229,632
14,592
57,600
229,632
14,592
57,600
229,632
9,472
37,120
147,712
14,592
57,600
Memory
(M20K)
8
8
14
14
14
14
27
27
27
3
4
9
8
8
DSP
Blocks
6
6
6
12
12
12
24
24
24
2
2
2
4
4
f MAX
(MHz)
414
405
395
385
395
374
353
314
346
445
443
427
401
443
FFT MegaCore Function
User Guide
November 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-FIR | IP FIR COMPILER |
| IP-NCO | IP NCO COMPILER |
| IP-NIOS | IP NIOS II MEGACORE |
| IP-PCI/MT64 | IP PCI 64BIT MASTER/TARGET |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| IPFH6N03LA G | 功能描述:MOSFET N-CH 25V 50A DPAK RoHS:是 类别:分离式半导体产品 >> FET - 单 系列:OptiMOS™ 标准包装:1,000 系列:MESH OVERLAY™ FET 型:MOSFET N 通道，金属氧化物 FET 特点:逻辑电平门 漏极至源极电压(Vdss):200V 电流 - 连续漏极(Id) @ 25° C:18A 开态Rds（最大）@ Id, Vgs @ 25° C:180 毫欧 @ 9A，10V Id 时的 Vgs(th)（最大）:4V @ 250µA 闸电荷(Qg) @ Vgs:72nC @ 10V 输入电容 (Ciss) @ Vds:1560pF @ 25V 功率 - 最大:40W 安装类型:通孔 封装/外壳:TO-220-3 整包 供应商设备封装:TO-220FP 包装:管件 |
| IPFH6N03LAG | 功能描述:MOSFET N-Channel MOSFET 20-200V RoHS:否 制造商:STMicroelectronics 晶体管极性:N-Channel 汲极/源极击穿电压:650 V 闸/源击穿电压:25 V 漏极连续电流:130 A 电阻汲极/源极 RDS（导通）:0.014 Ohms 配置:Single 最大工作温度: 安装风格:Through Hole 封装 / 箱体:Max247 封装:Tube |
| IP-FIR | 功能描述:开发软件 FIR Compiler MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-FIRII | 功能描述:开发软件 FIR Compiler II MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPFLBPT2 | 制造商:Carlo Gavazzi 功能描述:IL 35MM MUSH P-P PL 22MM RED |
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