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参数资料
| 型号： | M30955FJTGP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件页数： | 189/579页 |
| 文件大小： | 12750K |
| 代理商： | M30955FJTGP |
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Figure 16.29
Operation in IE Mode
(1) The ABSCS bit in the UiSMR register (to select bus conflict detect sampling clock) (i = 0 to 4)
Serial clock
Timer Aj
RXDi
TXDi
When the ABSCS bit is set to 0, bus conflict is detected at the rising edge of the serial clock.
Trigger input to the TAjIN pin
When the ABSCS bit is set to 1, bus conflict is detected when timer Aj
underflows (in the one-shot mode). Interrupt request is generated.
ST
D0
D1
D2
D3
D4
D5
D6
D7
D8
SP
(2) The ACSE bit in the UiSMR Register (to clear transmit enable bit automatically)
IR bit
in BCNiIC register
ST
D0
D1
D2
D3
D4
D5
D6
D7
D8
SP
(3) The SSS bit in the UiSMR register (to select transmit start condition)
ST
D0
D1
D2
D3
D4
D5
D6
D7
D8
SP
Transmit enable conditions are met
When the SSS bit is set to 0, transmit operation is started after one serial clock cycle if a transmit enable
condition is met.
When the SSS bit is set to 1, transmit operation is started at the falling edge of the RXDi pin(1)
The above applies when the IOPOL bit is set to 1 (inverted).
NOTES:
1. Transmit operation is started at the falling edge of the RXDi pin when the IOPOL pin is set to 0.
Transmit operation is started at the rising edge of the RXDi pin when the IOPOL pin is set to 1.
2. Data transmit conditions must be met before the falling edge of the RxDi pin.
ST
D0
D1
D2
D3
D4
D5
D6
D7
D8
SP
(Note 2)
Timer Aj: timer A3 in UART0 or UART3, timer A4 in UART1 or UART4, timer A0 in UART2
Serial clock
RXDi
TXDi
TE bit
in UiC1 register
Serial clock
RXDi
TXDi
CLKi
When the ACSE bit = 1 (auto cleared
when bus conflict occurs) and the IR
bit in the BCNiIC register = 1
(mismatch detected), the TE bit is set
to 0 (transmit operation disabled)
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