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参数资料
| 型号： | M30955FJTGP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件页数： | 576/579页 |
| 文件大小： | 12750K |
| 代理商： | M30955FJTGP |
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8. Clock Generation Circuits
Page 71 of 551
Figure 8.12
Procedure to Switch from On-Chip Oscillator Clock to Main Clock
8.1.4
PLL Clock
The PLL frequency synthesizer generates the PLL clock based on the main clock. The PLL clock can be used as
the clock source for the CPU clock and peripheral function clock.
The PLL frequency synthesizer stops after reset. When the PLC07 bit in the PLC0 register is set to 1 (PLL run),
the PLL frequency synthesizer starts operating. Waiting time, tsu(PLL), is required until the PLL clock is
stabilized.
The PLL clock is the clock divided by 2, output from the voltage controlled oscillator (VCO). When the PLL
clock is used as the clock source for the CPU clock or peripheral function clock, set each bit as shown in Table
8.3. Figure 8.13 shows the procedure to use the PLL clock as the CPU clock source.
To enter wait or stop mode, set the CM17 bit to 0 (main clock as CPU clock source) and the PLC07 bit in the
PLC0 register to 0 (PLL off). Then enter wait or stop mode.
Use the PLL clock as the CPU clock in double-speed mode.
Start
End
Set the PRC0 bit in the PRCR register to 1
Verified several times?
0 (Main clock oscillates)
Set bits MCD4 to MCD0 in the MCD register to 01000b
Set the CM22 bit in the CM2 register to 0
Set the CM21 bit in the CM2 register to 0
Set the PRC0 bit in the PRCR register to 0
YES
1 (Main clock stops)
NO
Divide-by-8 mode
Set it to the default value
Select the main clock as the CPU clock source
Disable writing to registers associated with clocks
Enable writing to registers associated with clocks
Read the CM23 bit in the
CM2 register
相关PDF资料 |
PDF描述 |
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