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参数资料
| 型号： | M30955FJTGP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件页数： | 566/579页 |
| 文件大小： | 12750K |
| 代理商： | M30955FJTGP |
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8. Clock Generation Circuits
Page 62 of 551
Figure 8.4
MCD Register
b7 b6 b5 b4
b1
b2
b3
Main Clock Division Register(1)
Symbol
MCD
Address
000Ch
Bit Symbol
Bit Name
RW
MCD0
After Reset
XXX0 1000b
NOTES:
1. Set the MCD register after the PRC0 bit in the PRCR register is set to 1 (write enable).
2. When stop mode or low-power consumption mode is entered, bits MCD4 to MCD0 become 01000b.
In on-chip oscillator mode, bits MCD4 to MCD0 do not become 01000b even if the CM05 bit in the CM0 register is set to 1 (XIN-
XOUT stopped).
3. To access the CAN-associated registers, set the MDC registers as follows (except PLL double-speed mode):
When the PM35 bit in the PM3 register is set to 1 (fPFC divided by 2), set bits MCD4 to MCD0 to 00010b (divide-by-2 mode).
When the PM35 bit in the PM3 register is set to 0 (fPFC not divided), set bits MCD4 to MCD0 to 10010b (no division mode).
4. To enter dobule-speed mode, set bits MCD4 to MCD0 to 00010b, 00100b, or 01000b.
Do not change values in the MCD register when the PM37 bit in the PM3 register is set to 1 (double-speed mode).
5. To change the MCD register settings, set the PM12 bit in the PM1 register to 0 (no wait state).
b0
Function
Main clock division
select bits(2, 3, 4)
MCD1
MCD2
b4 b3 b2 b1 b0
1 0 0 1 0: Divide-by-1(no division) mode
0 0 0 1 0: Divide-by-2 mode
0 0 0 1 1: Divide-by-3 mode
0 0 1 0 0: Divide-by-4 mode
0 0 1 1 0: Divide-by-6 mode
0 1 0 0 0: Divide-by-8 mode
0 1 0 1 0: Divide-by-10 mode
0 1 1 0 0: Divide-by-12 mode
0 1 1 1 0: Divide-by-14 mode
0 0 0 0 0: Divide-by-16 mode
(note 5)
Do not set to values other than the above
MCD3
MCD4
RW
(b7-b5)
Reserved bits
When read, the content is undefined
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