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参数资料
| 型号： | M30955FJTGP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件页数： | 291/579页 |
| 文件大小： | 12750K |
| 代理商： | M30955FJTGP |
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22. 16-Slot CAN Module
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22.1.2
CANi Control Register 1 (CiCTLR1 Register) (i = 0, 1)
Figure 22.4
C0CTLR1 and C1CTLR1 Registers
22.1.2.1
BANKSEL Bit
The BANKSEL bit in the C0CTLR1 register selects the registers allocated to addresses 0220h to 023Fh. The
BANKSEL bit in the C1CTLR1 register selects the registers allocated to addresses 02A0h to 02BFh.
Registers CiSSCTLR, CiSSSTR, and CiMCTL0 to CiMCTL15 can be accessed by setting the BANKSEL bit to
0. Registers CiGMR0 to CiGMR4, CiLMAR0 to CiLMAR4, and CiLMBR0 to CiLMBR4 can be accessed by
setting the BANKSEL bit to 1.
22.1.2.2
INTSEL Bit
The INTSEL bit determines whether three types of interrupts (CANi transmit interrupt, CANi receive interrupt
and CANi error interrupt) are output via OR gate or output individually.
Refer to 22.3 CAN Interrupts for details.
NOTE:
1. Change the INTSEL bit setting when the STATE_RESET bit in the CiSTR register is 1 (CAN module is
in reset).
0: Output 3 types of interrupt via OR gate
1: Output 3 types of interrupt individually
Set to 0
0: Message slot control register and single-shot
register selected
1: Mask register selected
Set to 0
b7
0
b6 b5 b4
b1
b2
b3
Symbol
C0CTLR1
C1CTLR1
Address
0241h
0251h
After Reset(1)
X000 00XXb
b0
Function
Bit Symbol
Bit Name
RW
(b7)
CANi Control Register 1 (i = 0, 1)
Reserved bit
(b2)
RW
CANi bank switch bit
RW
BANKSEL
Nothing is assigned. If necessary, set to 0.
When read, the content is undefined
(b1-b0)
Nothing is assigned. If necessary, set to 0.
When read, the content is undefined
Reserved bits
(b5-b4)
RW
CANi interrupt mode select bit
INTSEL
NOTE:
1.The value is obtained by setting the SLEEP bit in the CiSLPR register to 1 (sleep mode exited) after reset and supplying the clock
to the CAN module.
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