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参数资料
| 型号： | M30955FJTGP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件页数： | 3/579页 |
| 文件大小： | 12750K |
| 代理商： | M30955FJTGP |
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8. Clock Generation Circuits
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8.5
Power Consumption Control
Double-speed mode, single-speed mode, wait mode, and stop mode are provided as the power consumption
control. Single-speed mode includes main clock mode, PLL single-speed mode, low-speed mode, low-power
consumption mode, on-chip oscillator mode, and on-chip oscillator low-power consumption mode.
Figure 8.14 shows a status transition diagram of the CPU clock. Table 8.5 lists bit setting and operation mode
associated with clocks.
Figure 8.14
Mode Transition of CPU Clock
8.5.1
Double-Speed Mode
In double-speed mode, the CPU clock becomes twice the bus clock (BCLK), and the PLL clock is used as the
source for the CPU clock. The frequency of the CPU clock is 64 MHz or 60 MHz, and BCLK and the peripheral
function clock source (fPFC) is 32MHz or 30 MHz. The CPU clock and fPFC are supplied to operate the CPU
and peripheral functions. If the sub clock is running, fC32 can be used as the count source for timer A and timer
B.
8.5.1.1
Entering Double-Speed Mode from Single-Speed Mode
Figure 8.15 shows a procedure to select the PLL clock for the CPU clock source (double-speed mode).
Stop mode
Reset
Sub clock
On-chip oscillator
clock
PLL clock
CM10 = 1
Interrupt
WA
IT
ins
tru
ctio
n
Int
err
up
t
(note 1)
CM10: bit in the CM1 register
NOTE:
1. Bits MCD4 to MCD0 in the MCD register become 01000b (divide-by-8 mode) after reset.
Main clock mode
Wait mode
WAIT
instruction
Interrupt
Low-power
consumption
mode
Low-speed
mode
On-chip
oscillator mode
On-chip oscillator
low-power
consumption mode
PLL single-
speed mode
Double-
speed mode
WAIT instruction
Interrupt
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PDF描述 |
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