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参数资料
| 型号： | OR4E062BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 2024 CLBS, 515000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 103/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E062BM680-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页当前第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页
Lattice Semiconductor
55
Data Sheet
September, 2002
ORCA Series 4 FPGAs
Phase-Locked Loops (continued)
Table 29. STS-3/STM-1 PLL2 Specications
All Series 4 PLLs operate from the VDD33 power supply. Care needs to be taken during board layout to properly iso-
late and lter this power supply. More information about the PLLs is available in the Series 4 FPGA PLL Elements
application note. The location of all eight PLLs on Series 4 FPGAs is shown in Figure 32 and Table 30.
0045(F)
Figure 32. PLL Naming Scheme
Table 30. Phase-lock Loops Index
Parameter
Min
Nom
Max
Unit
VDD15
1.425
1.5
1.575
V
VDD33
3.0
3.3
3.6
V
Operating Temp
–40
—
125
C
Input Clock Frequency
140
155.52
170
MHz
Output Clock Frequency
140
155.52
170
MHz
Input Duty Cycle Tolerance
30
—
70
%
Output Duty Cycle
47
50
53
%
Lock Time
—
<50
—
s
Name
Description
[UL][LL][UR][LR]PPLL
Universal user programmable PLL (15—200 MHz)
[UL][LL]HPPLL
Universal user programmable PLL (60—420 MHz)
URPLL1
DS-1/E-1 dedicated PLL
LRPLL2
STS-1/STM-1 dedicated PLL
LRPPLL LRPLL2
LLPPLL LLHPPLL
URPPLL URPLL1
ULPPLL ULHPPLL
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PDF描述 |
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