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参数资料
| 型号： | OR4E062BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 2024 CLBS, 515000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 73/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E062BM680-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页当前第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页
28
Lattice Semiconductor
Data Sheet
September, 2002
ORCA Series 4 FPGAs
Embedded Block RAM (EBR) (continued)
Table 8. RAM Signals
Port Signals
I/O
Function
PORT 0
AR0[#:0]
I
Address to be read (variable width depending on RAM size).
AW0[#:0]
I
Address to be written (variable width depending on RAM size).
BW0<1:0>
I
Byte-write enable.
Byte = 8-bits + parity bit.
<1> = bits[17, 15:9] <0> = bits[16, 7:0]
CKR0
I
Positive-edge asynchronous read clock.
CKW0
I
Positive-edge synchronous write clock.
CSR0
I
Enables read to output. Active high.
CSW0
I
Enables write to output. Active high.
D [#:0]
I
Input data to be written to RAM (variable width depending on RAM size).
Q [#:0]
O
Output data of memory contents at referenced address (variable width depending on
RAM size).
PORT 1
AR1[#:0]
I
Address to be read (variable width depending on RAM size).
AW1[#:0]
I
Address to be written (variable width depending on RAM size).
BW1<1:0>
I
Byte-write enable.
Byte = 8-bits + parity bit.
<1> = bits[17, 15:9] <0> = bits[16, 7:0]
CKR1
I
Positive-edge asynchronous read clock.
CKW1
I
Positive-edge synchronous write clock.
CSR1
I
Enables read to output. Active high.
CSW1
I
Enables write to output. Active high.
D [#:0]
I
Input data to be written to RAM (variable width depending on RAM size).
Q [#:0]
O
Output data of memory contents at referenced address (variable width depending on
RAM size).
Control
BUSY
O
PORT1 writing. Active high.
RESET
I
Data output registers cleared. Memory contents unaffected. Active-low.
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