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参数资料
| 型号： | OR4E062BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 2024 CLBS, 515000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 9/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E062BM680-DB |
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106
Lattice Semiconductor
Data Sheet
September, 2002
ORCA Series 4 FPGAs
Pin Information (continued)
Table 68. ORCA Series 4 I/Os Summary
Note: Each VREF pin required reduces the available user I/Os.
As shown in the Pair column, differential pairs and physical locations are numbered within each bank (e.g.,
L19C_A0 is the nineteenth pair in an associated bank). The C indicates complementary differential whereas a T
indicates true differential. The _A0 indicates the physical location of adjacent balls in either the horizontal or vertical
direction. Other physical indicators are as follows:
■
_A1 indicates one ball between pairs.
■
_A2 indicates two balls between pairs.
■
_D0 indicates balls are diagonally adjacent.
■
_D1 indicates diagonally adjacent separated by one physical ball.
VREF pins, shown in the Additional Function column, are associated to the bank and group (e.g., VREF_TL_01 is
the VREF for group one of the top left (TL) bank).
Device
352 PBGA
416 PBGAM
680 PBGAM
OR4E02/OR4E04/OR4E06
User I/O Single Ended
262
290
466 (4E4, 4E6)
405 (4E2)
User I/O Differential Pairs (LVDS,
LVPECL)
128
139
197 (4E4, 4E6)
195 (4E2)
Conguration
7
Dedicated Function
3
VDD15
16
28
48
VDD33
8
VDDIO
24
32
60
VSS
68
48
88
Single-ended/Differential I/O per Bank
Bank 0
39/19
46/22
68/32
Bank 1
26/13
28/14
47/20
Bank 2
32/16
35/17
54/24 (23 for 4E2)
Bank 3
33/16
37/18
63/22 (21 for 4E2)
Bank 4
34/16
38/17
52/22
Bank 5
24/12
44/18
Bank 6
40/19
45/21
76/32
Bank 7
34/17
37/18
62/27
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