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参数资料
| 型号： | OR4E062BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 2024 CLBS, 515000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 133/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E062BM680-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页当前第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页
82
Lattice Semiconductor
Data Sheet
September, 2002
ORCA Series 4 FPGAs
Timing Characteristics (continued)
Table41.EmbeddedBlockRAM(EBR)TimingCharacteristics(512x18)Quad-PortRAMMode
OR4Exx industrial: VDD15 = 1.425 V, VDD33 = 3.0 V, TJ
=+85 °C.
Note: AcompletelistingofEBRTimingParameterscanbedisplayedinORCAFoundry2001orlater.Thisisasamplingofthekeytiming
parameters.
Table 42. Supplemental Logic and Interconnect Cell (SLIC) Timing Characteristics
OR4Exxindustrial:VDD15=1.425V,VDD33=3.0V,TJ
=+85°C.
Note: AcompletelistingofSLICTimingParameterscanbedisplayedinORCAFoundry2001orlater.Thisisasamplingofthekeytiming
parameters.
Parameter
Symbol
Speed
Unit
-1
-2
-3
Min
Max
Min
Max
Min
Max
Write Operation for RAM Mode:
Maximum Write Clock Frequency
Write Data to Write Clock Setup Time
Write Address to Write Clock Setup Time
EBRWCLK_FRQ
D*_CKW*_SET
A*_CKW*_SET
—
0.28
0.40
200.0
—
0.31
0.38
217.0
—
0.28
0.35
225.0
—
MHz
ns
Async Read Operation for RAM Mode:
Data Out Valid After Read Address
EBR_RA_DEL
—
6.38
—
6.00
—
5.46
ns
Sync Read Operation for RAM Mode:
Maximum Read Clock Frequency
Read Address to Read Clock Setup Time
(OUTREG Mode)
Read Clock to Data Out (IOREG or OUT-
REG modes)
EBRRCLK_FRQ
AR*_CKR*_SET
CKR*_Q*_DEL
—
200.0
3.61
3.05
—
217.0
3.45
2.84
—
225.0
3.13
2.59
MHz
ns
Parameter
Symbol
Speed
Unit
-1
-2
-3
Min
Max
Min Max Min Max
3-Statable BIDIs
BIDI Buffer Delay
BIDI 3-state Enable/Disable Delay
BUF_DEL
TRI_DEL
—
0.35
0.39
—
0.35
—
0.32
ns
Decoder
Decoder Delay (BR[9:8], BL[9:8] to DEC)
DEC_DEL
—
0.89
—
0.81
—
0.73
—
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| OR4E2 | 制造商:AGERE 制造商全称:AGERE 功能描述:Field-Programmable Gate Arrays |
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