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参数资料
| 型号： | OR4E062BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 2024 CLBS, 515000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 149/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E062BM680-DB |
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Lattice Semiconductor
97
Data Sheet
September, 2002
ORCA Series 4 FPGAs
TimingCharacteristics(continued)
Table63.AsynchronousPeripheralConfigurationModeTimingCharacteristics
OR4ExxxIndustrial:VDD15=1.4Vto1.6V,VDD33=3.0Vto3.6V,VDDIO=3.0Vto3.6V,–40°C
<TJ<+125°C;
CL= 30pF.
* Thesmallerdelayisforfastasynchronousperipheralmode(modepinsM[3:0]=”0101”)andthelargerdelayisforslowasynchronousperiph-
eralmode(modepinsM[3:0]=”1101”).
ThisparameterisvalidwhethertheendofnotRDYisdeterminedfromtheRDYpinorfromtheD7pin.
Note: SerialdataistransmittedoutonDOUTontherisingedgeofCCLKafterthebyteisinputonD[7:0].
D[2:0]timingisthesameasthewritedataportionoftheD[7:3]waveformbecauseD[2:0]arenotenabledbyRD.
5-4533(F).b
Figure56.AsynchronousPeripheralConfigurationModeTimingDiagram
Parameter
Symbol
Min
Max
Unit
WR,CS0,andCS1PulseWidth
TWR
10.00
60.00/500.00*
ns
D[7:0]SetupTime:
TS
0.00
—
ns
RDYDelay
TRDY
—
10.00
ns
RDYLow
TB
1.00
8.00
CCLKPeriods
EarliestWRAfterRDYGoesHigh
TWR2
0.00
—
ns
RDtoD[7:0]Enable/Disable
TDEN
—
10.00
ns
CCLKtoDOUT
TD
—
5.00
ns
CS1
D[7:3]
CCLK
DOUT
CS0
RDY
D0
D1
D2
TB
TWR
TS
TRDY
WR
D7
TD
PREVIOUSBYTE
TWR2
WRITEDATA
D3
TDEN
RD
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