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参数资料
| 型号： | W9725G6IB-18 |
| 厂商： | WINBOND ELECTRONICS CORP |
| 元件分类： | DRAM |
| 英文描述： | 16M X 16 DDR DRAM, 0.35 ns, PBGA84 |
| 封装： | 8 X 12.50 MM, ROHS COMPLIANT, WBGA-84 |
| 文件页数： | 52/69页 |
| 文件大小： | 1644K |
| 代理商： | W9725G6IB-18 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页当前第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页
PRELIMINARY W9725G6IB
Publication Release Date:Nov. 14, 2008
- 56 -
Revision P04
10.11. Seamless burst read operation: RL = 5 ( AL = 2, and CL = 3, BL = 4)
NOP
Post CAS
READ A
NOP
T0
T1
T2
T3
T4
T5
T6
T7
CLK/CLK
CMD
DQS,
DQS
DQ's
T8
DOUT
A0
DOUT
A1
DOUT
A2
DOUT
A3
DOUT
B0
DOUT
B1
DOUT
B2
AL = 2
CL = 3
RL = 5
Post CAS
READ B
Note:
The seamless burst read operation is supported by enabling a read command at every other clock for BL = 4 operation, and
every 4 clock for BL = 8 operation. This operation is allowed regardless of same or different banks as long as the banks are
activated.
10.12. Seamless burst write operation: RL = 5 ( WL = 4, BL = 4)
NOP
Post CAS
WRITE A
NOP
T0
T1
T2
T3
T4
T5
T6
T7
CLK/CLK
CMD
DQS,
DQS
DQ's
T8
DIN A0
WL = RL - 1 = 4
Post CAS
WRITE B
DIN A1 DIN A2 DIN A3 DIN B0 DIN B1 DIN B2 DIN B3
Note:
The seamless burst write operation is supported by enabling a write command every other clock for BL = 4 operation, every four
clocks for BL = 8 operation. This operation is allowed regardless of same or different banks as long as the banks are activated.
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