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参数资料
| 型号： | WJLXT384LEB1 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PQFP144 |
| 封装： | 20 X 20MM, ROHS COMPLIANT, LQFP-144 |
| 文件页数： | 136/140页 |
| 文件大小： | 1514K |
| 代理商： | WJLXT384LEB1 |
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95
Document Number: 248994
Revision Number: 005
Revision Date: November 28, 2005
Intel LXT384 Octal T1/E1/J1 S/H PCM Transceiver with JA
9.4.5
Instruction Register (IR)
The IR is a 3 bit shift register that loads the instruction to be performed. The instructions are shifted
LSB first. Table 54 shows the valid instruction codes and the corresponding instruction description.
Table 54. Instruction Register (IR)
Instruction
Code #
Comments
EXTEST
000
Connects the BSR to TDI and TDO. Input pins values are loaded into the
BSR. Output pins values are loaded from the BSR.
INTEST_ANALOG
010
Connects the ASR to TDI and TDO. Allows voltage forcing/sensing through
AT1 and AT2. Refer to Table 52.
SAMPLE / PRELOAD
100
Connects the BSR to TDI and TDO. The normal path between the LXT384
Transceiver logic and the I/O pins is maintained. The BSR is loaded with the
signals in the I/O pins.
IDCODE
110
Connects the IDR to the TDO pin.
BYPASS
111
Serial data from the TDI input is passed to the TDO output through the 1 bit
Bypass Register.
Table 55. JTAG Timing Characteristics
Parameter
Sym
Min.
Typ
Max
Unit
Test Conditions
Cycle time
Tcyc
200
-
ns
J-TMS/J-TDI to J-TCK rising edge time
Tsut
50
-
ns
J-CLK rising to J-TMS/L-TDI hold time
Tht
50
-
ns
J-TCLK falling to J-TDO valid
Tdod
-
50
ns
Figure 18. JTAG Timing
tCYC
tSUR
tHT
tDOD
TCK
TMS
TDI
TDO
相关PDF资料 |
PDF描述 |
|---|---|
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| WJLXT386LEB2 | DATACOM, PCM TRANSCEIVER, PQFP100 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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