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参数资料
| 型号： | WJLXT384LEB1 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PQFP144 |
| 封装： | 20 X 20MM, ROHS COMPLIANT, LQFP-144 |
| 文件页数： | 72/140页 |
| 文件大小： | 1514K |
| 代理商： | WJLXT384LEB1 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页当前第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页
37
Document Number: 248994
Revision Number: 005
Revision Date: November 28, 2005
Intel LXT384 Octal T1/E1/J1 S/H PCM Transceiver with JA
5.5
Clocks and Clock-Related Signals
Table 11 lists and describes LXT384 Transceiver clocks and clock-related signals.
Note:
Within this table, ‘RCLK’ references RCLK7:0 and ‘TCLK’ references TCLK7:0. Each RCLK
and TCLK signal is used with corresponding signals.
Example: RCLK6 is the receive clock used by RPOS6 and RNEG6.
Example: TCLK5 is the transmit clock used by TPOS5 and TNEG5.
Table 11. Clocks and Clock-Related Signals (Sheet 1 of 2)
Signal
Name
QFP
Pin
PBGA
Ball
Signal
Type
Signal Description
CLKE
115
E13
DI
Clock Edge Select Input.
CLKE is used in clock and data recovery. When the recovery mode is
for:
Clock recovery (see Section 6.3.1, “Receiver Clocking”), setting
the CLKE pin:
Low causes (1) both RDATA or RPOS and RNEG to be valid on
the rising edge of RCLK and (2) SDO to be valid on the falling
edge of SCLK. (See Figure 20 in Section 19, “Intel LXT384
High causes (1) both RDATA or RPOS and RNEG to be valid on
the falling edge of RCLK and (2) SDO to be valid on the rising
edge of SCLK. (See Figure 20 in Section 19, “Intel LXT384
Data recovery (see Section 6.3.4, “Receiver Data Recovery
Mode”), the output polarity on both RDATA or RPOS and RNEG
is:
Active-low when CLKE is low.
Active-high when CLKE is high
1. DI: Digital Input
CLKE
RCLK for Valid
RNEG/RPOS
SCLK for Valid
SDO
Low
High
RCLK
SCLK
RCLK
SCLK
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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