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参数资料
| 型号： | WJLXT384LEB1 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PQFP144 |
| 封装： | 20 X 20MM, ROHS COMPLIANT, LQFP-144 |
| 文件页数： | 9/140页 |
| 文件大小： | 1514K |
| 代理商： | WJLXT384LEB1 |
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106
Document Number: 248994
Revision Number: 005
Revision Date: November 28, 2005
Intel LXT384 Octal T1/E1/J1 S/H PCM Transceiver with JA
11.1
Intel LXT384 Transceiver Timing
Table 65 lists transmit timing characteristics for the LXT384 Transceiver.
Figure 19 is a transmit timing diagram for the LXT384 Transceiver.
Figure 19. Intel
LXT384 Transceiver - Transmit Timing
Table 65. Intel
LXT384 Transceiver Transmit Timing Characteristics
Parameter
Sym
Min.
Typ
Max
Unit
Test Condition
Master clock frequency
E1
MCLK
–
2.048–MHz
T1
MCLK
–
1.544–MHz
Master clock tolerance
–
-100
–
100
ppm
Master clock duty cycle
–
40
–
60
%
Output pulse width
E1
Tw
219
244
269
ns
T1
Tw
291
324
356
ns
Transmit clock frequency
E1
Tclke1
-
2.048
-
MHz
T1
Tclkt1
-
1.544
-
MHz
Transmit clock tolerance
Tclkt
-50
–
+50
ppm
Transmit clock burst rate
Tclkb
-
–
20
MHz
Gapped transmit clock
Transmit clock duty cycle
Tdc
10
–
90
%
NRZ mode
E1 TPOS/TNEG pulse width (RZ mode)
Tmpwe1
236
–
252
ns
RZ mode (TCLK = H for
>16 clock cycles)
TPOS/TNEG to TCLK setup time
Tsut
20
-
ns
TCLK to TPOS/TNEG hold time
Tht
20
-
ns
Delay time OE Low to driver High Z
Toez
-
1
μs
Delay time TCLK Low to driver High Z
Ttz
50
60
75
μs
TPOS
TNEG
TCLK
tHT
tSUT
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PDF描述 |
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