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参数资料
| 型号： | 865G |
| 厂商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特尔865G/865GV图形和内存控制器中枢 |
| 文件页数： | 134/249页 |
| 文件大小： | 3540K |
| 代理商： | 865G |
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Intel
82865G/82865GV GMCH Datasheet
135
Register Description
3.10.3
DRT—DRAM Timing Register (Device 6, MMR)
Address Offset:
Default Value:
Access:
Size:
0060h–0063h
00000000h
R/W
32 bits
This register controls the timing of micro-commands. When in virtual single-channel mode, the
timing fields specified here apply even if two back-to-back cycles are to different physical
channels. That is, the controller acts as if the two cycles are to the same physical channel.
Bit
Description
31:11
Reserved
10
Activate to Precharge Delay (t
RAS
) Max—R/W.
These bits control the number of DRAM clocks for
t
RAS
maximum.
0 = 120 μs
1 = 70 μs
NOTE:
DDR333 SDRAM require a shorter T
RAS
(max) of 70 μs.
9:7
Activate to Precharge delay (t
RAS
), Min—R/W.
These bits control the number of DRAM clocks for
t
RAS
minimum.
000 = 10 DRAM clocks
001 = 9 DRAM clocks
010 = 8 DRAM clocks
011 = 7 DRAM clocks
100 = 6 DRAM clocks
101 = 5 DRAM clocks
others = Reserved
6:5
CAS# Latency (t
CL
)—R/W.
00 = 2.5 DRAM clocks
01 = 2 DRAM clocks
10 = 3 DRAM clocks
11 = Reserved
4
Reserved
3:2
DRAM RAS# to CAS# Delay (t
)—R/W.
This bit controls the number of clocks inserted between
an activate command and a read or write command to that bank.
00 = 4 DRAM clocks
01 = 3 DRAM clocks
10 = 2 DRAM clocks
11 = Reserved
1:0
DRAM RAS# Precharge (t
)—R/W.
This bit controls the number of clocks that are inserted
between a precharge command and an activate command to the same bank.
00 = 4 DRAM clocks (DDR 333)
01 = 3 DRAM clocks
10 = 2 DRAM clocks
11 = Reserved
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