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参数资料
| 型号： | 865G |
| 厂商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特尔865G/865GV图形和内存控制器中枢 |
| 文件页数： | 29/249页 |
| 文件大小： | 3540K |
| 代理商： | 865G |
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30
Intel
82865G/82865GV GMCH Datasheet
Signal Description
2.2
Memory Interface
2.2.1
DDR SDRAM Channel A
The following DDR signals are for DDR channel A.
Signal Name
Type
Description
SCMDCLK_A[5:0]
O
SSTL_2
Differential DDR Clock
: SCMDCLK_Ax and SCMDCLK_Ax# are
differential clock output pairs. The crossing of the positive edge of
SCMDCLK_Ax and the negative edge of SCMDCLK_Ax# is used to
sample the address and control signals on the SDRAM. There are three
pairs to each DIMM.
SCMDCLK_A[5:0]#
O
SSTL_2
Complementary Differential DDR Clock
: These are the complementary
Differential DDR Clock signals.
SCS_A[3:0]#
O
SSTL_2
Chip Select:
These signals select particular SDRAM components during
the active state. There is one SCS_Ax# for each SDRAM row, toggled on
the positive edge of SCMDCLK_Ax.
SMAA_A[12:0]
O
SSTL_2
Memory Address:
These signals are used to provide the multiplexed row
and column address to the SDRAM.
SMAB_A[5:1]
O
SSTL_2
Memory Address Copies:
These signals are identical to SMAA_A[5:1]
and are used to reduce loading for Selective CPC (clock-per-command).
SBA_A[1:0]
O
SSTL_2
Bank Select (Bank Address):
These signals define which banks are
selected within each SDRAM row. Bank select and memory address
signals combine to address every possible location within an SDRAM
device.
SRAS_A#
O
SSTL_2
Row Address Strobe:
SRAS_A# is used with SCAS_A# and SWE_A#
(along with SCS_A#) to define the SDRAM commands.
SCAS_A#
O
SSTL_2
Column Address Strobe:
SCAS_A# is used with SRAS_A# and
SWE_A# (along with SCS_A#) to define the SDRAM commands.
SWE_A#
O
SSTL_2
Write Enable:
SWE_A# is used with SCAS_A# and SRAS_A# (along
with SCS_A#) to define the SDRAM commands.
SDQ_A[63:0]
I/O
SSTL_2
Data Lines:
SDQ_Ax signals interface to the SDRAM data bus.
SDM_A[7:0]
O
SSTL_2
Data Mask:
When activated during writes, the corresponding data groups
in the SDRAM are masked. There is one SDM_Ax for every eight data
lines. SDM_Ax can be sampled on both edges of the data strobes.
SDQS_A[7:0]
I/O
SSTL_2
Data Strobes:
Data strobes are used for capturing data. During writes,
SDQS_Ax is centered in data. During reads, SDQS_Ax is edge aligned
with data. The following lists the data strobe with the data bytes.
Data Strobe
Data Byte
SDQS_A7
SDQ_A[63:56]
SDQS_A6
SDQ_A[55:48]
SDQS_A5
SDQ_A[47:40]
SDQS_A4
SDQ_A[39:32]
SDQS_A3
SDQ_A[31:24]
SDQS_A2
SDQ_A[23:16]
SDQS_A1
SDQ_A[15:8]
SDQS_A0
SDQ_A[7:0]
SCKE_A[3:0]
O
SSTL_2
Clock Enable:
SCKE_A[3:0] are used to initialize DDR SDRAM during
power-up and to place all SDRAM rows into and out of self-refresh during
Suspend-to-RAM. SCKE_A[3:0] are also used to dynamically power
down inactive SDRAM rows. There is one SCKE_Ax per SDRAM row,
toggled on the positive edge of SCMDCLK_Ax.
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