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参数资料
| 型号： | 865G |
| 厂商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特尔865G/865GV图形和内存控制器中枢 |
| 文件页数： | 92/249页 |
| 文件大小： | 3540K |
| 代理商： | 865G |
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Intel
82865G/82865GV GMCH Datasheet
93
Register Description
3.6.11
SBUSN1—Secondary Bus Number Register (Device 1)
Address Offset:
Default Value:
Access:
Size:
19h
00h
R/W
8 bits
This register identifies the bus number assigned to the second bus side of the virtual PCI-to-PCI
bridge (i.e., to PCI_B/AGP). This number is programmed by the PCI configuration software to
allow mapping of configuration cycles to PCI_B/AGP.
3.6.12
SUBUSN1—Subordinate Bus Number Register (Device 1)
Address Offset:
Default Value:
Access:
Size:
1Ah
00h
R/W
8 bits
This register identifies the subordinate bus (if any) that resides at the level below PCI_B/AGP. This
number is programmed by the PCI configuration software to allow mapping of configuration
cycles to PCI_B/AGP.
3.6.13
SMLT1—Secondary Bus Master Latency Timer Register
(Device 1)
Address Offset:
Default Value:
Access:
Size:
1Bh
00h
RO, R/W
8 bits
This register control the bus tenure of the GMCH on AGP/PCI the same way Device 0 MLT
controls the access to the PCI_A bus.
Bit
Descriptions
7:0
Secondary Bus Number (SBUSN)—RO.
This field is programmed by configuration software with
the bus number assigned to PCI_B.
Bit
Descriptions
7:0
Subordinate Bus Number (BUSN)—R/W.
This register is programmed by configuration software
with the number of the highest subordinate bus that lies behind the Device 1 bridge. When only a
single PCI device resides on the AGP/PCI_B segment, this register will contain the same value as
the SBUSN1 register.
Bit
Descriptions
7:3
Secondary MLT Counter Value (MLT)—R/W.
Programmable, default = 0 (SMLT disabled)
2:0
Reserved.
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