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参数资料
| 型号： | 865G |
| 厂商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特尔865G/865GV图形和内存控制器中枢 |
| 文件页数： | 68/249页 |
| 文件大小： | 3540K |
| 代理商： | 865G |
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Intel
82865G/82865GV GMCH Datasheet
69
Register Description
3.5.18
PAM[0:6]—Programmable Attribute Map Registers
(Device 0)
Address Offset:
Default Value:
Attribute:
Size:
90–96h (PAM0–PAM6)
00h
R/W, RO
8 bits each register
The GMCH allows programmable memory attributes on 13 legacy memory segments of various
sizes in the 640-KB to 1-MB address range. Seven Programmable Attribute Map (PAM) registers
are used to support these features. Cacheability of these areas is controlled via the MTRR registers
in the processor. Two bits are used to specify memory attributes for each memory segment. These
bits apply to host initiator only access to the PAM areas. GMCH will forward to main memory for
any AGP, PCI, or HI initiated accesses to the PAM areas. These attributes are:
RE
Read Enable.
When RE = 1, the host read accesses to the corresponding memory
segment are claimed by the GMCH and directed to main memory. Conversely, when
RE = 0, the host read accesses are directed to PCI_A.
WE
Write Enable.
When WE = 1, the host write accesses to the corresponding memory
segment are claimed by the GMCH and directed to main memory. Conversely, when
WE = 0, the host write accesses are directed to PCI_A.
The RE and WE attributes permit a memory segment to be read only, write only, read/write, or
disabled. For example, if a memory segment has RE = 1 and WE = 0, the segment is read only.
Each PAM register controls two regions, typically 16 KB in size. Each of these regions has a 4-bit
field. The four bits that control each region have the same encoding and defined in the following
table.
At the time that a HI or AGP access to the PAM region may occur, the targeted PAM segment must
be programmed to be both readable and writable.
Bits [7, 3]
Reserved
Bits [6, 2]
Reserved
Bits [5, 1]
WE
Bits [4, 0]
RE
Description
X
X
0
0
Disabled. Main memory is disabled and all accesses are
directed to the Hub Interface A. The GMCH does not
respond as a PCI target for any read or write access to this
area.
X
X
0
1
Read Only. Reads are forwarded to main memory and
writes are forwarded to the Hub Interface A for termination.
This write protects the corresponding memory segment.
The GMCH will respond as an AGP or the Hub Interface
target for read accesses but not for any write accesses.
X
X
1
0
Write Only. Writes are forwarded to DRAM and reads are
forwarded to the Hub Interface for termination. The GMCH
will respond as an AGP or Hub Interface target for write
accesses but not for any read accesses.
X
X
1
1
Read/Write. This is the normal operating mode of main
memory. Both read and write cycles from the host are
claimed by the GMCH and forwarded to main memory. The
GMCH will respond as an AGP or the Hub Interface target
for both read and write accesses.
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