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参数资料
| 型号： | 865G |
| 厂商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特尔865G/865GV图形和内存控制器中枢 |
| 文件页数： | 19/249页 |
| 文件大小： | 3540K |
| 代理商： | 865G |
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20
Intel
82865G/82865GV GMCH Datasheet
Introduction
1.4
Intel
82865G GMCH Overview
The GMCH provides the host bridge interfaces and has an integrated graphics device with display
interfaces. The GMCH contains advanced desktop power management logic.
The GMCH’s role in a system is to provide high performance integrated graphics and manage the
flow of information between its six interfaces: the processor front side bus (FSB), the memory
attached to the SDRAM controller, the AGP 3.0 port, the hub interface, CSA interface, and display
interfaces. This includes arbitrating between the six interfaces when each initiates an operation.
While doing so, the GMCH supports data coherency via snooping and performs address translation
for accesses to the AGP aperture memory. To increase system performance, the GMCH
incorporates several queues and a write cache.
1.4.1
Host Interface
The GMCH supports a single, Pentium 4 processor with 512-KB L2 cache on 0.13 micron process.
The processor interface supports the Pentium 4 processor subset of the Extended Mode of the
Scalable Bus Protocol. The GMCH supports FSB frequencies of 400/533/800 MHz
(100 MHz, 133 MHz, and 200 MHz HCLK, respectively) using a scalable FSB VCC_CPU. It
supports 32-bit host addressing, decoding up to 4 GB of the processor’s memory address space.
Host-initiated I/O cycles are decoded to AGP/PCI_B, Hub Interface, or the GMCH configuration
space. Host-initiated memory cycles are decoded to AGP/PCI_B, Hub Interface or system memory.
All memory accesses from the host interface that hit the graphics aperture are translated using an
AGP address translation table. AGP/PCI_B device accesses to non-cacheable system memory are
not snooped on the host bus. Memory accesses initiated from AGP/PCI_B using PCI semantics and
from hub interface to system SDRAM will be snooped on the host bus.
1.4.2
System Memory Interface
The GMCH integrates a system memory DDR controller with two, 64-bit wide interfaces (up to
two channels of DDR). Only Double Data Rate (DDR) SDRAM memory is supported; thus, the
buffers support only SSTL_2 signal interfaces. The memory controller interface is fully
configurable through a set of control registers.
System Memory Interface
Supports one or two 64-bit wide DDR data channels
Available bandwidth up to 3.2 GB/s (DDR400) for single-channel mode and 6.4 GB/s
(DDR400) in dual-channel mode.
Support for non ECC DIMMs
Supports 128-Mb, 256-Mb, 512-Mb DDR technologies
Supports only x8, x16, DDR devices with 4-banks
Registered DIMMs not supported
Supports opportunistic refresh
Up to 16 simultaneously open pages (four per row, four rows maximum)
SPD (Serial Presence Detect) scheme for DIMM detection support
Suspend-to-RAM support using CKE
Supports configurations defined in the JEDEC DDR1 DIMM specification only
相关PDF资料 |
PDF描述 |
|---|---|
| 8663 | T-1 Subminiature Lamps |
| 8664 | T-1 Subminiature Lamps |
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| 86HF120M | STANDARD RECOVERY DIODES |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| 865GM2-LS | 制造商:Micro-Star International 功能描述:INTEL P4 800FSB MOTHERBOARD - Bulk |
| 865GV | 制造商:INTEL 制造商全称:Intel Corporation 功能描述:Intel 865G/865GV Graphics and Memory Controller Hub |
| 865GVM3-V | 制造商:Micro-Star International 功能描述:MSI 865GVM3-V MOTHERBOARD - Bulk |
| 865GVM3-V RPL | 制造商:Micro-Star International 功能描述:REPAIR/REPLACEMENT - Bulk |
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