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参数资料
| 型号： | 865G |
| 厂商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特尔865G/865GV图形和内存控制器中枢 |
| 文件页数： | 30/249页 |
| 文件大小： | 3540K |
| 代理商： | 865G |
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Intel
82865G/82865GV GMCH Datasheet
31
Signal Description
2.2.2
DDR SDRAM Channel B
The following DDR signals are for DDR channel B.
Signal Name
Type
Description
SCMDCLK_B[5:0]
O
SSTL_2
Differential DDR Clock
: SCMDCLK_Bx and SCMDCLK_Bx# are
differential clock output pairs. The crossing of the positive edge of
SCMDCLK_Bx and the negative edge of SCMDCLK_Bx# is used to
sample the address and control signals on the SDRAM. There are three
pairs to each DIMM.
SCMDCLK_B[5:0]#
O
SSTL_2
Complementary Differential DDR Clock
: These are the
complementary Differential DDR Clock signals.
SCS_B[3:0]#
O
SSTL_2
Chip Select:
These signals select particular SDRAM components during
the active state. There is one SCS_Bx# for each SDRAM row, toggled on
the positive edge of SCMDCLK_Bx.
SMAA_B[12:0]
O
SSTL_2
Memory Address:
These signals are used to provide the multiplexed
row and column address to the SDRAM.
SMAB_B[5:1]
O
SSTL_2
Memory Address Copies:
These signals are identical to SMAA_B[5:1]
and are used to reduce loading for Selective CPC (clock-per-command).
SBA_B[1:0]
O
SSTL_2
Bank Select (Bank Address):
These signals define which banks are
selected within each SDRAM row. Bank select and memory address
signals combine to address every possible location within an SDRAM
device.
SRAS_B#
O
SSTL_2
Row Address Strobe:
SRAS_B# is used with SCAS_B# and SWE_B#
(along with SCS_B#) to define the SDRAM commands.
SCAS_B#
O
SSTL_2
Column Address Strobe:
SCAS_B# is used with SRAS_B# and
SWE_B# (along with SCS_B#) to define the SDRAM commands.
SWE_B#
O
SSTL_2
Write Enable:
SWE_B# is used with SCAS_B# and SRAS_B# (along
with SCS_B#) to define the SDRAM commands.
SDQ_B[63:0]
I/O
SSTL_2
Data Lines:
SDQ_B signals interface to the SDRAM data bus.
SDM_B[7:0]
O
SSTL_2
Data Mask:
When activated during writes, the corresponding data
groups in the SDRAM are masked. There is one SDM_Bx for every eight
data lines. SDM_Bx can be sampled on both edges of the data strobes.
SDQS_B[7:0]
I/O
SSTL_2
Data Strobes:
Data strobes are used for capturing data. During writes,
SDQS_Bx is centered in data. During reads, SDQS_Bx is edge aligned
with data. The following list matches the data strobe with the data bytes.
Data Strobe
Data Byte
SDQS_B7
SDQ_B[63:56]
SDQS_B6
SDQ_B[55:48]
SDQS_B5
SDQ_B[47:40]
SDQS_B4
SDQ_B[39:32]
SDQS_B3
SDQ_B[31:24]
SDQS_B2
SDQ_B[23:16]
SDQS_B1
SDQ_B[15:8]
SDQS_B0
SDQ_B[7:0]
SCKE_B[3:0]
O
SSTL_2
Clock Enable:
SCKE_B[3:0] are used to initialize DDR SDRAM during
power-up and to place all SDRAM rows into and out of self-refresh
during Suspend-to-RAM. SCKE_B[3:0] are also used to dynamically
power down inactive SDRAM rows. There is one SCKE_Bx per SDRAM
row, toggled on the positive edge of SCMDCLK_Bx.
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