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参数资料
| 型号： | 865G |
| 厂商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特尔865G/865GV图形和内存控制器中枢 |
| 文件页数： | 27/249页 |
| 文件大小： | 3540K |
| 代理商： | 865G |
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28
Intel
82865G/82865GV GMCH Datasheet
Signal Description
DRDY#
I/O
AGTL+
Data Ready:
DRDY# is asserted for each cycle that data is transferred.
HA[31:3]#
I/O
AGTL+
2X
Host Address Bus:
HA[31:3]# connect to the processor address bus. During
processor cycles, HA[31:3]# are inputs. The GMCH drives HA[31:3]# during
snoop cycles on behalf of HI and AGP/Secondary PCI initiators. HA[31:3]# are
transferred at 2X rate. Note that the address is inverted on the processor bus.
NOTE:
The GMCH drives HA7#, which is then sampled by the processor and the
GMCH on the active-to-inactive transition of CPURST#. The minimum
setup time for this signal is 4 HCLKs. The minimum hold time is 2 clocks
and the maximum hold time is 20 HCLKs.
HADSTB[1:0]#
I/O
AGTL+
2X
Host Address Strobe:
HADSTB[1:0]# are source synchronous strobes used to
transfer HA[31:3]# and HREQ[4:0]# at the 2X transfer rate.
Strobe
Address Bits
HADSTB0#
A[16:3]#, REQ[4:0]#
HADSTB1#
A[31:17]#
HD[63:0]#
I/O
AGTL+
4X
Host Data:
These signals are connected to the processor data bus. Data on
HD[63:0]# is transferred at a 4X rate. Note that the data signals may be inverted
on the processor bus, depending on the DINV[3:0] signals.
HDSTBP[3:0]#
HDSTBN[3:0]#
I/O
AGTL+
4X
Differential Host Data Strobes:
These signals are differential source
synchronous strobes used to transfer HD[63:0]# and DINV[3:0]# at the 4X
transfer rate.
Strobe
Data Bits
HDSTBP3#, HDSTBN3#
HD[63:48]#, DINV3#
HDSTBP2#, HDSTBN2#
HD[47:32]#, DINV2#
HDSTBP1#, HDSTBN1#
HD[31:16]#, DINV1#
HDSTBP0#, HDSTBN0#
HD[15:0]#, DINV0#
HIT#
I/O
AGTL+
Hit:
This signal indicates that a caching agent holds an unmodified version of the
requested line. Hit# is also driven in conjunction with HITM# by the target to
extend the snoop window.
HITM#
I/O
AGTL+
Hit Modified:
This signal indicates that a caching agent holds a modified version
of the requested line and that this agent assumes responsibility for providing the
line. HITM# is also driven in conjunction with HIT# to extend the snoop window.
HLOCK#
I
AGTL+
Host Lock:
All processor bus cycles sampled with the assertion of HLOCK# and
ADS#, until the negation of HLOCK# must be atomic (i.e.,
no HI or AGP/PCI
snoopable access
to system memory are allowed when HLOCK# is asserted by
the processor).
HREQ[4:0]#
I/O
AGTL+
2X
Host Request Command:
These signals define the attributes of the request.
HREQ[4:0]# are transferred at 2X rate. They are asserted by the requesting agent
during both halves of Request Phase. In the first half of the request phase the
signals define the transaction type to a level of detail that is sufficient to begin a
snoop request. In the second half the signals carry additional information to
define the complete transaction type.
Signal Name
Type
Description
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PDF描述 |
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| 865GM2-LS | 制造商:Micro-Star International 功能描述:INTEL P4 800FSB MOTHERBOARD - Bulk |
| 865GV | 制造商:INTEL 制造商全称:Intel Corporation 功能描述:Intel 865G/865GV Graphics and Memory Controller Hub |
| 865GVM3-V | 制造商:Micro-Star International 功能描述:MSI 865GVM3-V MOTHERBOARD - Bulk |
| 865GVM3-V RPL | 制造商:Micro-Star International 功能描述:REPAIR/REPLACEMENT - Bulk |
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