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参数资料
| 型号： | ADE7569ASTZF16 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 87/136页 |
| 文件大小： | 0K |
| 描述： | IC ENERGY METER MCU 16K 64LQFP |
| 标准包装： | 1 |
| 输入阻抗： | * |
| 测量误差： | * |
| 电压 - 高输入/输出： | * |
| 电压 - 低输入/输出： | * |
| 电流 - 电源： | * |
| 电源电压： | * |
| 测量仪表类型： | * |
| 工作温度： | * |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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Preliminary Technical Data
LCD DRIVER
Using shared pins, the LCD module is capable of directly
driving an LCD panel of 17 × 4 segments without comprising
any ADE7566/ADE7569 functions. It is capable of driving
LCDs with 2×, 3×, and 4× multiplexing. The LCD waveform
voltages generated through internal charge pump circuitry
support up to 5 V LCDs. An external resistor ladder for LCD
waveform voltage generation is also supported.
Each ADE7566/ADE7569 has an embedded LCD control circuit,
driver, and power supply circuit. The LCD module is functional
in all operating modes (see the Operating Modes section).
ADE7566/ADE7569
LCD REGISTERS
There are six LCD control registers that configure the driver for
the specific type of LCD in the end system and set up the user
display preferences. The LCD Configuration SFR (LCDCON,
0x95), LCD Configuration X SFR (LCDCONX, 0x9C), and
LCD Configuration Y SFR (LCDCONY, 0xB1) contain general
LCD driver configuration information including the LCD enable
and reset, as well as the method of LCD voltage generation and
multiplex level. The LCD Clock SFR (LCDCLK, 0x96)
configures timing settings for LCD frame rate and blink rate.
LCD pins are configured for LCD functionality in the LCD
Segment Enable SFR (LCDSEGE, 0x97) and LCD Segment
Enable 2 SFR (LCDSEGE2, 0xED).
Table 73. LCD Driver SFRs
SFR Address
0x95
0x96
0x97
0x9C
0xAC
R/W
R/W
R/W
R/W
R/W
R/W
Name
LCDCON
LCDCLK
LCDSEGE
LCDCONX
LCDPTR
Description
LCD Configuration SFR (see Table 74).
LCD Clock (see Table 78).
LCD Segment Enable (see Table 81).
LCD Configuration X (see Table 75).
LCD Pointer (see
Table 82).
0xAE
0xB1
0xED
R/W
R/W
R/W
LCDDAT
LCDCONY
LCDSEGE2
LCD Data (see Table 83
LCD Configuration Y (see Table 77).
LCD Segment Enable 2 (see Table 84).
Table 74. LCD Configuration SFR (LCDCON, 0x95)
Bit No.
7
6
5
Mnemonic
LCDEN
LCDRST
BLINKEN
Value
0
0
0
Description
LCD Enable. If this bit is set, the LCD driver is enabled.
LCD Data Registers Reset. If this bit is set, the LCD data registers are reset to zero.
Blink Mode Enable Bit. If this bit is set, blink mode is enabled. The blink mode is configured by the
BLKMOD[1:0] and BLKFREQ[1:0] bits in the LCD Clock SFR (LCDCLK, 0x96).
4
LCDPSM2
0
Force LCD off when in PSM2 (Sleep Mode).
LCDPSM2 Result
0 The LCD is disabled or enabled in PSM2 by LCDEN bit.
1 The LCD is disabled in PSM2 regardless of LCDEN setting.
3
CLKSEL
0
LCD Clock Selection.
CLKSEL Result
0 f LCDCLK = 2048 Hz
1 f LCDCLK = 128 Hz
2
BIAS
0
Bias Mode.
BIAS Result
0 1/2
1 1/3
1 to 0
LMUX[1:0]
0
LCD Multiplex Level.
LMUX[1:0] Result
00 Reserved.
01 2× Multiplexing. FP27/COM3 is used as FP27. FP28/COM2 is used as FP28.
10 3× Mulitplexing. FP27/COM3 is used as FP27. FP28/COM2 is used as COM2.
11 4× Multiplexing. FP27/COM3 is used as COM3. FP28/COM2 is used as COM2.
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