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参数资料
| 型号： | ADE7569ASTZF16 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 88/136页 |
| 文件大小： | 0K |
| 描述： | IC ENERGY METER MCU 16K 64LQFP |
| 标准包装： | 1 |
| 输入阻抗： | * |
| 测量误差： | * |
| 电压 - 高输入/输出： | * |
| 电压 - 低输入/输出： | * |
| 电流 - 电源： | * |
| 电源电压： | * |
| 测量仪表类型： | * |
| 工作温度： | * |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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ADE7566/ADE7569
Table 75. LCD Configuration X SFR (LCDCONX, 0x9C)
Preliminary Technical Data
Bit No.
7
6
Mnemonic
Reserved
EXTRES
Default
0
0
Description
Reserved.
External Resistor Ladder Selection Bit.
EXTRES Result
0 External resistor ladder is disabled. Charge pump is enabled.
1 External resistor ladder is enabled. Charge pump is disabled.
5 to 0
BIASLVL[5:0]
0
Bias Level Selection Bits. See Table 76.
Table 76. LCD Bias Voltage When Contrast Control Is Enabled
1/2 Bias
1/3 Bias
BIASLVL[5]
V A (V)
V B
V C
V B
V C
0
V REF ×
BLVL [ 4:0 ]
31
V B = V A
V C = 2 x V A
V B = 2 x V A
V C = 3 x V A
V REF × ? 1 +
BLVL [ 4:0 ] ?
?
1
?
?
31
?
V B = V A
V C = 2 x V A
V B = 2 x V A
V C = 3 x V A
Table 77. LCD Configuration Y SFR (LCDCONY, 0xB1)
Bit No.
7
6
Mnemonic
Reserved
INV_LVL
Default
0
0
Description
This bit should be kept cleared for proper operation.
Frame Inversion Mode Enable Bit. If this bit is set, frames are inverted every other frame. If this
bit is cleared, frames are not inverted.
5 to 2
1
Reserved
UPDATEOVER
0
0
These bits should be kept cleared for proper operation.
Update Finished Flag Bit. This bit is updated by LCD driver. When set, this bit indicates that the
LCD memory has been updated and a new frame has begun.
0
REFRESH
0
Refresh LCD Data Memory Bit. This bit should be set by user. When set, the LCD driver does not
use the data in the LCD data registers to update display. The LCD data registers can be updated
by the 8052. When cleared, the LCD driver uses the data in the LCD data registers to update
display at the next frame.
Table 78. LCD Clock SFR (LCDCLK, 0x96)
Bit No.
7 to 6
Mnemonic
BLKMOD[1:0]
Default
0
Description
Blink Mode Clock Source Configuration Bits.
BLKMOD[1:0] Result
00 The blink rate is controlled by software. The display is off.
01 The blink rate is controlled by software. The display is on.
10 The blink rate is 2 Hz
11 The blink rate is set by BLKFREQ[1:0]
5 to 4
BLKFREQ[1:0]
0
Blink Rate Configuration Bits. These bits control the LCD blink rate if BLKMOD[1:0] = 11
BLKFREQ[1:0] Result (Blink Rate)
00 1 Hz
01 1/2 Hz
10 1/3 Hz
11 1/4 Hz
3 to 0
FD[3:0]
0
LCD Frame Rate Selection Bits. See Table 79 and Table 80.
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