- 您现在的位置：买卖IC网 > PDF目录4101 > MT42L64M32D1KL-25 IT:A (Micron Technology Inc)IC DDR2 SDRAM 2GBIT 168FBGA PDF资料下载
参数资料
| 型号： | MT42L64M32D1KL-25 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 106/164页 |
| 文件大小： | 0K |
| 描述： | IC DDR2 SDRAM 2GBIT 168FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 2G（64M x 32） |
| 速度： | 400MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 168-WFBGA |
| 供应商设备封装： | 168-FBGA（12x12） |
| 包装： | 散装 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页当前第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页
2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
Truth Tables
Table 49: Command Truth Table (Continued)
Notes 1–11 apply to all parameters conditions
Command Pins
CKE
CA Pins
CK
Command
CK( n -1)
CK( n )
CS# CA0
CA1
CA2
CA3
CA4
CA5
CA6
CA7
CA8
CA9
Edge
NOP
Maintain PD,
SREF, DPD,
(NOP)
Enter power-
down
Exit PD, SREF,
DPD
H
H
L
L
H
X
L
X
H
H
L
L
L
L
H
H
H
X
H
X
H
X
H
X
X
X
X
X
X
X
X
X
Notes:
1. All commands are defined by the current state of CS#, CA0, CA1, CA2, CA3, and CKE at
the rising edge of the clock.
2. Bank addresses (BA) determine which bank will be operated upon.
3. AP HIGH during a READ or WRITE command indicates that an auto precharge will occur
to the bank associated with the READ or WRITE command.
4. X indicates a “Don’t Care” state, with a defined logic level, either HIGH (H) or LOW (L).
5. Self refresh exit and DPD exit are asynchronous.
6. V REF must be between 0 and V DDQ during self refresh and DPD operation.
7. CAxr refers to command/address bit “x” on the rising edge of clock.
8. CAxf refers to command/address bit “x” on the falling edge of clock.
9. CS# and CKE are sampled on the rising edge of the clock.
10. Per-bank refresh is only supported in devices with eight banks.
11. The least-significant column address C0 is not transmitted on the CA bus, and is inferred
to be zero.
Table 50: CKE Truth Table
Notes 1–5 apply to all parameters and conditions; L = LOW, H = HIGH, X = “Don’t Care”
Command
Current State
Active
CKE n -1
L
CKE n
L
CS#
X
n
X
Operation n
Maintain active power-down
Next State
Active
Notes
power-down
power-down
L
H
H
NOP
Exit active power-down
Active
6, 7
Idle power-down
L
L
X
X
Maintain idle power-down
Idle
power-down
L
H
H
NOP
Exit idle power-down
Idle
6, 7
Resetting idle
L
L
X
X
Maintain resetting power-down
Resetting
power-down
power-down
L
H
H
NOP
Exit resetting power-down
Idle or resetting 6, 7, 8
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
106
Micron Technology, Inc. reserves the right to change products or specifications without notice.
2010 Micron Technology, Inc. All rights reserved.
相关PDF资料 |
PDF描述 |
|---|---|
| IDT71V67803S133BQG8 | IC SRAM 9MBIT 133MHZ 165FBGA |
| IDT71V65803S150PFG | IC SRAM 9MBIT 150MHZ 100TQFP |
| IDT71V67903S85BQI8 | IC SRAM 9MBIT 85NS 165FBGA |
| IDT71V67903S80BQI8 | IC SRAM 9MBIT 80NS 165FBGA |
| IDT71V67903S75BQI8 | IC SRAM 9MBIT 75NS 165FBGA |
相关代理商/技术参数 |
参数描述 |
|---|
发布紧急采购，3分钟左右您将得到回复。