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参数资料
| 型号： | MT42L64M32D1KL-25 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 46/164页 |
| 文件大小： | 0K |
| 描述： | IC DDR2 SDRAM 2GBIT 168FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 2G（64M x 32） |
| 速度： | 400MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 168-WFBGA |
| 供应商设备封装： | 168-FBGA（12x12） |
| 包装： | 散装 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页当前第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页
2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
Mode Register Definition
Table 14: MR1 Op-Code Bit Definitions (Continued)
Feature
BT = burst type
Type
Write-only
OP
OP3
Definition
0b: Sequential (default)
Notes
1b: Interleaved
WC = wrap control
Write-only
OP4
0b: Wrap (default)
1b: No wrap
n WR = number of t WR clock
Write-only
OP[7:5]
001b: n WR = 3 (default)
1
cycles
Note:
010b: n WR = 4
011b: n WR = 5
100b: n WR = 6
101b: n WR = 7
110b: n WR = 8
All others: Reserved
1. The programmed value in n WR register is the number of clock cycles that determines
when to start internal precharge operation for a WRITE burst with AP enabled. It is de-
termined by RU ( t WR/ t CK).
Table 15: Burst Sequence by Burst Length (BL), Burst Type (BT), and Wrap Control (WC)
Notes 1–5 apply to all parameters and conditions
Burst C ycle Number and Burst Address Sequence
BL
BT
C3
C2
C1
C0
WC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
4
Any
X
X
0b
0b
Wrap
0
1
2
3
X
X
1b
0b
2
3
0
1
Any
X
X
X
0b
No
y
y + y + y +
wrap
1
2
3
8
Seq
X
0b
0b
0b
Wrap
0
1
2
3
4
5
6
7
X
X
X
0b
1b
1b
1b
0b
1b
0b
0b
0b
2
4
6
3
5
7
4
6
0
5
7
1
6
0
2
7
1
3
0
2
4
1
3
5
Int
X
X
X
X
0b
0b
1b
1b
0b
1b
0b
1b
0b
0b
0b
0b
0
2
4
6
1
3
5
7
2
0
6
4
3
1
7
5
4
6
0
2
5
7
1
3
6
4
2
0
7
5
3
1
Any
X
X
X
0b
No
Illegal (not supported)
wrap
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
46
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