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参数资料
| 型号： | MT42L64M32D1KL-25 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 144/164页 |
| 文件大小： | 0K |
| 描述： | IC DDR2 SDRAM 2GBIT 168FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 2G（64M x 32） |
| 速度： | 400MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 168-WFBGA |
| 供应商设备封装： | 168-FBGA（12x12） |
| 包装： | 散装 |
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2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
AC Timing
Table 86: AC Timing (Continued)
Notes 1–2 apply to all parameters and conditions. AC timing parameters must satisfy the t CK minimum conditions (in mul-
tiples of t CK) as well as the timing specifications when values for both are indicated.
Min/M t CK
Data Rate
Parameter
Symbol
ax
Min
1066
933
800
667
533
400
333
Unit Notes
READ preamble
t RPRE
MIN
–
0.9
0.9
0.9
0.9
0.9
0.9
0.9
t CK(a
7
vg)
READ postamble
t RPST
MIN
–
t CL(abs)
- 0.05
t CK(a
8
vg)
DQS Low-Z from clock
t LZ(DQS)
MIN
–
t DQSCK
(MIN) - 300
ps
DQ Low-Z from clock
t LZ(DQ)
MIN
–
t DQSCK(MIN)
- (1.4 ×
t QHS(MAX))
ps
DQS High-Z from clock
t HZ(DQS)
MAX
–
t DQSCK
(MAX) - 100
ps
DQ High-Z from clock
t HZ(DQ)
MAX
–
t DQSCK(MAX)
+ (1.4 ×
t DQSQ(MAX))
ps
WRITE
Parameters 3
DQ and DM input hold time
t DH
MIN
–
210
235
270
350
430
480
600
ps
(V REF based)
DQ and DM input setup time
t DS
MIN
–
210
235
270
350
430
480
600
ps
(V REF based)
DQ and DM input pulse width
t DIPW
MIN
–
0.35
0.35
0.35
0.35
0.35
0.35
0.35
t CK(a
vg)
Write command to first DQS
t DQSS
MIN
–
0.75
0.75
0.75
0.75
0.75
0.75
0.75
t CK(a
latching transition
vg)
MAX
–
1.25
1.25
1.25
1.25
1.25
1.25
1.25
t CK(a
vg)
DQS input high-level width
t DQSH
MIN
–
0.4
0.4
0.4
0.4
0.4
0.4
0.4
t CK(a
vg)
DQS input low-level width
t DQSL
MIN
–
0.4
0.4
0.4
0.4
0.4
0.4
0.4
t CK(a
vg)
DQS falling edge to CK setup
t DSS
MIN
–
0.2
0.2
0.2
0.2
0.2
0.2
0.2
t CK(a
time
vg)
DQS falling edge hold time
t DSH
MIN
–
0.2
0.2
0.2
0.2
0.2
0.2
0.2
t CK(a
from CK
vg)
Write postamble
t WPST
MIN
–
0.4
0.4
0.4
0.4
0.4
0.4
0.4
t CK(a
vg)
Write preamble
t WPRE
MIN
–
0.35
0.35
0.35
0.35
0.35
0.35
0.35
t CK(a
vg)
CKE Input Parameters
CKE minimum pulse width
t CKE
MIN
3
3
3
3
3
3
3
3
t CK(a
(HIGH and LOW pulse width)
vg)
CKE input setup time
t ISCKE
MIN
–
0.25
0.25
0.25
0.25
0.25
0.25
0.25
t CK(a
9
vg)
CKE input hold time
t IHCKE
MIN
–
0.25
0.25
0.25
0.25
0.25
0.25
0.25
t CK(a
10
vg)
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
144
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