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参数资料
| 型号： | MT42L64M32D1KL-25 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 108/164页 |
| 文件大小： | 0K |
| 描述： | IC DDR2 SDRAM 2GBIT 168FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 2G（64M x 32） |
| 速度： | 400MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 168-WFBGA |
| 供应商设备封装： | 168-FBGA（12x12） |
| 包装： | 散装 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页当前第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页
2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
Truth Tables
Table 51: Current State Bank n to Command to Bank n Truth Table (Continued)
Notes 1–5 apply to all parameters and conditions
Current State
Idle
Row active
Reading
Writing
Power-on
Resetting
Command
ACTIVATE
Refresh (per bank)
Refresh (all banks)
MRW
MRR
RESET
PRECHARGE
READ
WRITE
MRR
PRECHARGE
READ
WRITE
BST
WRITE
READ
BST
MRW RESET
MRR
Operation
Select and activate row
Begin to refresh
Begin to refresh
Load value to mode register
Read value from mode register
Begin device auto initialization
Deactivate row(s) in bank or banks
Select column and start read burst
Select column and start write burst
Read value from mode register
Deactivate row(s) in bank or banks
Select column and start new read burst
Select column and start write burst
Read burst terminate
Select column and start new write burst
Select column and start read burst
Write burst terminate
Begin device auto initialization
Read value from mode register
Next State
Active
Refreshing (per bank)
Refreshing (all banks)
MR writing
Idle, MR reading
Resetting
Precharging
Reading
Writing
Active MR reading
Precharging
Reading
Writing
Active
Writing
Reading
Active
Resetting
Resetting MR reading
Notes
6
7
7
7, 8
9, 10
9
11, 12
11, 12, 13
14
11, 12
11, 12, 15
14
7, 9
Notes:
1. Values in this table apply when both CKE n -1 and CKE n are HIGH, and after t XSR or t XP
has been met, if the previous state was power-down.
2. All states and sequences not shown are illegal or reserved.
3. Current state definitions:
Idle: The bank or banks have been precharged, and t RP has been met.
Active: A row in the bank has been activated, and t RCD has been met. No data bursts or
accesses and no register accesses are in progress.
Reading: A READ burst has been initiated with auto precharge disabled and has not yet
terminated or been terminated.
Writing: A WRITE burst has been initiated with auto precharge disabled and has not yet
terminated or been terminated.
4. The states listed below must not be interrupted by a command issued to the same bank.
NOP commands or supported commands to the other bank must be issued on any clock
edge occurring during these states. Supported commands to the other banks are deter-
mined by that bank’s current state, and the definitions given in Table 52 (page 109).
Precharge: Starts with registration of a PRECHARGE command and ends when t RP is
met. After t RP is met, the bank is in the idle state.
Row activate: Starts with registration of an ACTIVATE command and ends when t RCD is
met. After t RCD is met, the bank is in the active state.
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
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