- 您现在的位置：买卖IC网 > PDF目录202173 > V59C1G01808QALF19E (PROMOS TECHNOLOGIES INC) 128M X 8 DDR DRAM, BGA68 PDF资料下载
参数资料
| 型号： | V59C1G01808QALF19E |
| 厂商： | PROMOS TECHNOLOGIES INC |
| 元件分类： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, BGA68 |
| 封装： | ROHS COMPLIANT, FBGA-68 |
| 文件页数： | 71/79页 |
| 文件大小： | 1028K |
| 代理商： | V59C1G01808QALF19E |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页当前第71页第72页第73页第74页第75页第76页第77页第78页第79页
73
ProMOS TECHNOLOGIES
V59C1G01(408/808/168)QA
V59C1G01(408/808/168)QA Rev. 1.3 June 2008
AC Characteristics (AC operating conditions unless otherwise noted)
Parameter
Symbol
(DDR2-667)
-3
(DDR2-800)
-25A
(DDR2-800)
-25
(DDR2-1066)
-19A
Unit
Note
Min
Max
Min
Max
Min
Max
Min
Max
Row Cycle Time
tRC
54
-
54
-
57.5
-
58.125
-
ns
Auto Refresh Row Cycle Time
tRFC
105
-
105
-
105
-
105
-
ns
11
Row Active Time
tRAS
45
70K
45
70K
45
70K
45
70K
ns
21
Row Address to Column Address Delay
tRCD
15
-
15
-
12.5
-
13.125
-
ns
20
Row Active to Row Active Delay (x4 & x8)
tRRD
7.5
-
7.5
-
7.5
-
7.5
-
ns
Row Active to Row Active Delay (x16)
tRRD
10
-
10
-
10
-
10
-
ns
Four Activate Window for (x4 & x8)
tFAW
37.5
-
35
-
35
-
35
-
ns
Four Active to Row Active Delay (x16)
tFAW
50
-
45
-
45
-
45
-
ns
Column Address to Column Address Delay
tCCD
2
-
2
-
2
-
2
-
CLK
Row Precharge Time
tRP
15
-
15
-
12.5
-
13.125
-
ns
Write Recovery Time
tWR
15
-
15
-
15
-
15
-
ns
Auto Precharge Write Recovery + Precharge
Time
tDAL
tWR +tRP
-
tWR +tRP
-
tWR +tRP
-
tWR +tRP
-
ns
12
System Clock Cycle
Time
CAS Latency = 3
tCK
5
8
5
858
58
ns
2
CAS Latency = 4
3.75
8
3.75
8
3.75
8
3.75
8
ns
2
CAS Latency = 5
3
8
3
8
2.5
8
3
8
ns
2
CAS Latency = 6
3
82.582.582.5
8
ns
2
CAS Latency = 7
3
82.582.582.5
8
ns
2
Clock High Level Width
tCH
0.48
0.52
0.48
0.52
0.48
0.52
0.48
0.52
CLK
Clock Low Level Width
tCL
0.48
0.52
0.48
0.52
0.48
0.52
0.48
0.52
CLK
Data-Out edge to Clock edge Skew
tAC
-0.45
0.45
-0.40
0.40
-0.40
0.40
-0.35
0.35
ns
DQS-Out edge to Clock edge Skew
tDQSCK
-0.40
0.40
-0.35
0.35
-0.35
0.35
-0.325
0.325
ns
DQS-Out edge to Data-Out edge Skew
tDQSQ
-
0.24
-
0.20
-
0.20
-
0.175
ns
Data-Out hold time from DQS
tQH
tHPmin
-tQHS
-
tHPmin
-tQHS
-
tHPmin
-tQHS
-
tHPmin
-tQHS
-
ns
Data hold skew factor
tQHS
-
340
-
300
-
300
-
250
ps
Clock Half Period
tHP
tCH/L
min
-
tCH/L
min
-
tCH/L
min
-
tCH/L
min
-
ns
5
Input Setup Time (fast slew rate)
tIS
200
-
175
-
175
-
125
-
ps
15,17
Input Hold Time (fast slew rate)
tIH
275
-
250
-
250
-
200
-
ps
15,17
Input Pulse Width
tIPW
0.60
-
0.60
-
0.60
-
0.60
-
CLK
Write DQS High Level Width
tDQSH
0.35
CLK
Write DQS Low Level Width
tDQSL
0.35
CLK
CLK to First Rising edge of DQS-In
tDQSS
-0.25
tCK
+0.25
tCK
-0.25
tCK
+0.25
tCK
-0.25
tCK
+0.25
tCK
-0.25
tCK
+0.25
tCK
CLK
相关PDF资料 |
PDF描述 |
|---|---|
| V59C1G01808QALF37E | 128M X 8 DDR DRAM, BGA68 |
| V59C1G01808QAUF37H | 128M X 8 DDR DRAM, PBGA68 |
| V59C1512804QALP19A | 64M X 8 DDR DRAM, PBGA68 |
| V59C1512804QAUF19AI | 64M X 8 DDR DRAM, PBGA68 |
| V59C1512804QAUP19AH | 64M X 8 DDR DRAM, PBGA68 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| V5A010CB | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 PIN PLUNGER |
| V5A010CB | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 PIN PLUNGER |
| V5A010CB4D | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 ROLLER LEVER |
| V5A010CB4D | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 ROLLER LEVER |
| V5A010CB4E | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 ROLLER LEVER |
发布紧急采购，3分钟左右您将得到回复。