参数资料
| 型号： | IP-FIR |
| 厂商： | Altera |
| 文件页数： | 22/76页 |
| 文件大小： | 0K |
| 描述： | IP FIR COMPILER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 有限脉冲响应编译器 |
| 许可证： | 初始许可证 |
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2–8
Chapter 2: Getting Started
MegaWizard Plug-In Manager Flow
The generation report also lists the ports defined in the MegaCore function
variation file ( Figure 2–7 ). For a full description of the signals supported on
Figure 2–7. Port Lists in the Generation Report
2. After you review the generation report, click Exit to close IP Toolbench. Then click
Yes on the Quartus II IP Files prompt to add the . qip file describing your custom
MegaCore function variation to the current Quartus II project.
Simulate the Design
To simulate your design in Verilog HDL or VHDL, use the IP functional simulation
models generated by IP Toolbench.
The IP functional simulation model is the . vo or . vho file (located in your design
f
For more information about IP functional simulation models, refer to the Simulating
Simulating in ModelSim
A Tcl script ( < variation name >_msim.tcl ) is also generated which can be used to load
the VHDL testbench into the ModelSim simulator.
This script uses the file < variation name >_input.txt to provide input data to the FIR
filter. The output from the simulation is stored in a file < variation name >_output.txt .
? May 2011 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-NCO | IP NCO COMPILER |
| IP-NIOS | IP NIOS II MEGACORE |
| IP-PCI/MT64 | IP PCI 64BIT MASTER/TARGET |
| IP-PCIE/8 | IP PCI EXPRESS, X8 |
| IP-POSPHY4 | IP POS-PHY L4 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-FIRII | 功能描述:开发软件 FIR Compiler II MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPFLBPT2 | 制造商:Carlo Gavazzi 功能描述:IL 35MM MUSH P-P PL 22MM RED |
| IPG1-0-90 | 制造商:Sensata Technologies 功能描述:1 Pole |
| IPG1-1-41-203-90 | 制造商:Sensata Technologies 功能描述:1 Pole |
| IPG1-1-51-103-A-00-V | 制造商:Sensata Technologies 功能描述:Circuit Breaker Magnetic 1Pole 10A 65VDC |
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