参数资料
| 型号： | IP-FIR |
| 厂商： | Altera |
| 文件页数： | 49/76页 |
| 文件大小： | 0K |
| 描述： | IP FIR COMPILER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 有限脉冲响应编译器 |
| 许可证： | 初始许可证 |
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Chapter 4: Functional Description
4–7
FIR Compiler
Serial Structures
A serial structure trades off area for speed. The filter processes input data one bit at-a-
time per clock cycle. Therefore, serial structures require N clock cycles (where N is the
input data width) to calculate an output. In the Stratix IV, Stratix III, Stratix II, Stratix,
Cyclone III, Cyclone II, and Cyclone device families, using memory blocks for data
storage will result in a significant reduction in area.
Figure 4–4. Serial Filter Block Diagram
xin
D
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Q
Q
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Q
Q
Q
Bit Array Multiplier
Bit Array Multiplier
Serial
Accumulator
yout
Multibit Serial Structure
A multibit serial structure combines several small serial FIR filters in parallel to
generate the FIR result. This structure provides greater throughput than a standard
serial structure while using less area than a fully parallel structure, allowing you to
trade off device area for speed.
Figure 4–5. Multibit Serial Structure
Serial
Input
Data
FIR
Filter
Serial
FIR
Filter
Serial
FIR
Filter
FIR Compiler
Created Glue
Logic
Filtered
Data
? May 2011
Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-NCO | IP NCO COMPILER |
| IP-NIOS | IP NIOS II MEGACORE |
| IP-PCI/MT64 | IP PCI 64BIT MASTER/TARGET |
| IP-PCIE/8 | IP PCI EXPRESS, X8 |
| IP-POSPHY4 | IP POS-PHY L4 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-FIRII | 功能描述:开发软件 FIR Compiler II MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPFLBPT2 | 制造商:Carlo Gavazzi 功能描述:IL 35MM MUSH P-P PL 22MM RED |
| IPG1-0-90 | 制造商:Sensata Technologies 功能描述:1 Pole |
| IPG1-1-41-203-90 | 制造商:Sensata Technologies 功能描述:1 Pole |
| IPG1-1-51-103-A-00-V | 制造商:Sensata Technologies 功能描述:Circuit Breaker Magnetic 1Pole 10A 65VDC |
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