参数资料
| 型号： | IP-SRAM/QDRII |
| 厂商： | Altera |
| 文件页数： | 24/68页 |
| 文件大小： | 0K |
| 描述： | IP QDRII SRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | QDRII SRAM 控制器 |
| 许可证： | 初始许可证 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页当前第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页
Simulate the Example Design
4.
5.
Set the Tcl variable gRTL_DELAYS to 1, which tells the testbench to
model the extra delays in the system necessary for RTL simulation
Load the testbench in your simulator with the timestep set to
picoseconds.
VHDL Gate-Level Simulations
For VHDL simulations with gate-level models, follow these steps:
1.
2.
Create a directory in the < project directory > testbench directory.
Launch your simulation tool inside this directory and create the
following libraries.
●
●
< device name >
auk_qdrii_lib
3.
Compile the files in Table 2–3 into the appropriate library. The files
are in VHDL93 format.
Table 2–3. Files to Compile—VHDL Gate-Level Simulations
Library
< device name >
auk_qdrii_lib
Filename
< QUARTUS ROOTDIR > /eda/sim_lib/< device name >_atoms.vhd
< QUARTUS ROOTDIR > /eda/sim_lib/< device name >_components.vhd
< project directory > /simulation/ < simulator name > / < project name > .vho
< project directory > /testbench/ < project name > _tb.vhd
4.
5.
Set the Tcl variable gRTL_DELAYS to 0, which tells the testbench not
to use the insert extra delays in the system, because these are
applied inside the gate-level model.
Load the testbench in your simulator with the timestep set to
picoseconds.
Verilog HDL IP Functional Simulations
For Verilog HDL simulations with IP functional simulation models,
follow these steps:
1.
2.
Create a directory in the < project directory > testbench directory.
Launch your simulation tool inside this directory and create the
following libraries.:
2–14 MegaCore Version 9.1
Altera Corporation
QDRII SRAM Controller MegaCore Function User Guide
November 2009
相关PDF资料 |
PDF描述 |
|---|---|
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
| IPA-66-1-600-10.0-A-01-T | CIRC BRKR 10A 2POLE SCREW TERM |
| IPR-CSC | IP COLOR SPACE CONVERTER RENEW |
| IPR-ED8B10B | IP 8B10B ENCODER/DECODER RENEW |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPSR-AXIBFM | 功能描述:开发软件 Mentor Graphics AXI Verification RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPSR-BASE | 功能描述:开发软件 IP Base Suite MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPSR-EMBEDDED | 功能描述:开发软件 Embedded IP Suite MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPSR-VIDEO | 功能描述:开发软件 Video & Image Proc MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPSR-WMD | 功能描述:IP WIRELSS MOD/DEMOD SUITE RENEW RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
发布紧急采购，3分钟左右您将得到回复。