参数资料
| 型号： | IP-SRAM/QDRII |
| 厂商： | Altera |
| 文件页数： | 64/68页 |
| 文件大小： | 0K |
| 描述： | IP QDRII SRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | QDRII SRAM 控制器 |
| 许可证： | 初始许可证 |
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Parameters
Table 3–12 shows the read latency options.
Table 3–12. Read Latency Options
Parameter
Manual read latency
setting
Value
On or off
–2 < current
clock cycle <
+4
Description
Turn on if you w ant to choose the
latency clock cycle.
Choose the latency clock cycle. For
example, if the default is 13, you can
choose any value from 11 to 17.
Ho w ever, Altera recommends that
you do not alter this parameter.
Table 3–13 shows the capture modes.
Table 3–13. Capture Modes
Parameter
DQS mode
Use migratable byte
groups
Value
On or off
On or off
Description
Turn on for DQS capture mode (Stratix II devices only). The controller
is in non-DQS mode only for Stratix devices.
When turned on, you can migrate the design to a migration device
(Stratix II devices only). When turned off the w izard allo w s much
greater flexibility in the placement of byte groups.
Table 3–14 shows the pin loading parameters.
Table 3–14. Pin Loading Parameters
Parameter
Pin loading on data
pins
Pin loading on FPGA
address and
command pins
Pin loading on FPGA
clock pins
Range (pF)
Any
Any
Any
Description
Enter the pin loading to match your board and memory devices.
Enter the pin loading to match your board and memory devices.
Enter the pin loading to match your board and memory devices.
3–32 MegaCore Version 9.1
Altera Corporation
QDRII SRAM Controller MegaCore Function User Guide
November 2009
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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