参数资料
| 型号： | IP-SRAM/QDRII |
| 厂商： | Altera |
| 文件页数： | 60/68页 |
| 文件大小： | 0K |
| 描述： | IP QDRII SRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | QDRII SRAM 控制器 |
| 许可证： | 初始许可证 |
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Device-Level Configuration
Figure 3–21. Testbench & Example Design
Testbench
Example Design
pnf
test_complete
ref_clk
Example Driver
PLL
QDRII SRAM Controller
DLL
QDRII SRAM
Model
Table 3–7 describes the files that are associated with the example design
and the testbench.
Table 3–7. Example Design & Testbench Files
Filename
< top-level name > _tb.v or .vhd (1)
< top-level name > .vhd or .v (1)
q drii_pll_stratixii.vhd
< variation name > _example_driver.v
or .vhd (2)
< variation name > .v or .vhd (2)
Notes to Table 3–7 :
Description
Testbench for the example design.
Example design.
Example PLL, w hich you should
configure to match your frequency.
Example driver.
QDRII SRAM controller.
(1)
(2)
< top-level name > is the name of the Quartus II project top-level entity.
< variation name > is the is the name you give to the controller you create with the
Megawizard.
The example driver is a self-checking test generator for the QDRII SRAM
controller. It uses a state machine to write data patterns to all memory
banks. It then reads back the data and checks that the data matches. If any
read data fails the comparison, the fail output transitions high for one
cycle and the fail permanent output transitions high and stays high.
The data patterns used are generated using an 8-bit counter per byte, with
each counter having a different initialization seed.
3–28 MegaCore Version 9.1
Altera Corporation
QDRII SRAM Controller MegaCore Function User Guide
November 2009
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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