参数资料
| 型号： | IP-SRAM/QDRII |
| 厂商： | Altera |
| 文件页数： | 26/68页 |
| 文件大小： | 0K |
| 描述： | IP QDRII SRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | QDRII SRAM 控制器 |
| 许可证： | 初始许可证 |
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Simulate the Example Design
Table 2–4. Files to Compile—Verilog HDL IP Functional Simulation Models (Part 2 of 2)
Library
auk_qdrii_lib
4.
5.
Filename
< project directory > / <variation name> _auk_ q drii_sram_clk_gen.v
< project directory > / <variation name> _auk_ q drii_sram_addr_cmd_reg.v
< project directory > / <variation name> _auk_ q drii_sram_c q _c q n_group.v
< project directory > / <variation name> _auk_ q drii_sram_read_group.v
< project directory > / <variation
name> _auk_ q drii_sram_capture_group_wrapper.v
< project directory > / <variation name> _auk_ q drii_sram_resynch_reg.v
< project directory > / <variation name> _auk_ q drii_sram_write_group.v
< project directory > / <variation name> _auk_ q drii_sram_datapath.v
< project directory > / <variation name> _auk_ q drii_sram_test_group.v
< project directory > / <variation name> _auk_ q drii_sram_train_wrapper.v
< project directory > / <variation name> _auk_ q drii_sram_pipeline_wdata.v
< project directory > / <variation name> _auk_ q drii_sram_pipeline_rdata.v
< project directory > / <variation
name> _auk_ q drii_sram_pipeline_addr_cmd.v
< project directory > / <variation
name> _auk_ q drii_sram_pipe_resynch_wrapper.v
< project directory > / <variation
name> _auk_ q drii_sram_avalon_controller_ipfs_wrap.vo
< project directory > / <variation name> _auk_ q drii_sram.v
< project directory > / <variation name> .v
< project directory > / q drii_pll_stratixii.v
< project directory > / <variation name> _auk_ q drii_sram_dll.v
< project directory > / <variation name> _auk_ q drii_sram_example_driver.v
< project directory > / <project name> .v
< project directory > /testbench/ < project name > _tb.vhd
Set the Tcl variable gRTL_DELAYS to 1, which tells the testbench to
model the extra delays in the system necessary for RTL simulation.
Configure your simulator to use transport delays, a timestep of
picoseconds and to include the auk_qdrii_lib, sgate_ver, lpm_ver,
altera_mf_ver, and < device name >_ver libraries.
Verilog HDL Gate-Level Simulations
For Verilog HDL simulations with gate-level models, follow these steps:
2–16 MegaCore Version 9.1
Altera Corporation
QDRII SRAM Controller MegaCore Function User Guide
November 2009
相关PDF资料 |
PDF描述 |
|---|---|
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
| IPA-66-1-600-10.0-A-01-T | CIRC BRKR 10A 2POLE SCREW TERM |
| IPR-CSC | IP COLOR SPACE CONVERTER RENEW |
| IPR-ED8B10B | IP 8B10B ENCODER/DECODER RENEW |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPSR-AXIBFM | 功能描述:开发软件 Mentor Graphics AXI Verification RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPSR-BASE | 功能描述:开发软件 IP Base Suite MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPSR-EMBEDDED | 功能描述:开发软件 Embedded IP Suite MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPSR-VIDEO | 功能描述:开发软件 Video & Image Proc MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPSR-WMD | 功能描述:IP WIRELSS MOD/DEMOD SUITE RENEW RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
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