参数资料
| 型号： | IP-SRAM/QDRII |
| 厂商： | Altera |
| 文件页数： | 57/68页 |
| 文件大小： | 0K |
| 描述： | IP QDRII SRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | QDRII SRAM 控制器 |
| 许可证： | 初始许可证 |
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Functional Description
Table 3–5. Datapath Interface Signals (Part 2 of 2)
Name
control_wpsn
dll_delay_ctrl
Width
(Bits)
–
5:0
Direction
Input
Input
Description
Write signal from the pipeline and resynchronization logic.
DLL delay control from the top-level design to shift the CQ by a
nominal 90 degrees.
capture_clock
–
Output
Capture clocks (CQ into soft logic) to the pipeline and
resynchronization logic.
captured_data
35:0
Output
Captured data—data after the IO to pipeline and
resynchronization logic.
Table 3–6 shows the datapath.
Table 3–6. Pipeline & Resynchronization Logic Signals
Name
avl_control_a_rd
avl_control_a_wr
avl_control_bwsn
avl_control_rpsn
avl_control_wdata
avl_control_wpsn
capture_clock
captured_data
clk
reset
control_a_rd
control_a_wr
control_bwsn
control_rdata
control_rpsn
control_wdata
control_wpsn
training_done
Width
(Bits)
17:0
17:0
3:0
–
35:0
–
–
35:0
–
–
17:0
17:0
3:0
35:0
–
35:0
–
–
Direction
Input
Input
Input
Input
Input
Input
Input
Input
Input
Input
Output
Output
Output
Output
Output
Output
Output
Output
Description
Read address from the control logic.
Write address from the control logic.
Byte enable from the control logic.
Read from the control logic.
Write data from the control logic.
Write from the control logic.
Clocks from the datapath (CQ into soft logic).
Data captured by IO from datapath.
Clock.
Reset.
Read address to datapath.
Write address to datapath.
Byte enable to datapath.
Read data after resynchronization to control logic.
Read to datapath.
Write data to datapath.
Write to datapath.
Initial training done to control logic.
Altera Corporation
MegaCore Version 9.1 3–25
November 2009
QDRII SRAM Controller MegaCore Function User Guide
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PDF描述 |
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参数描述 |
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