参数资料
| 型号： | IP-SRAM/QDRII |
| 厂商： | Altera |
| 文件页数： | 55/68页 |
| 文件大小： | 0K |
| 描述： | IP QDRII SRAM CONTROLLER |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | QDRII SRAM 控制器 |
| 许可证： | 初始许可证 |
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Functional Description
Table 3–1. System Signals (Part 2 of 2)
Signal
non_dqs_capture
_clock
training_done
training_incorrec
t
training_pattern_
not_found
Direction
Input
Output
Output
Output
Description
Non-DQS capture mode clock.
Asserted w hen the training of the core
is complete.
The core is nonfunctional.
Asserted w hen the training reaches
the maximum number of iterations but
fails to adjust the pointers.
The core is nonfunctional. The
training must find a positive edge on
the bit 0 of data. The core did not find
this edge.
Table 3–2 shows the Avalon write signals.
Table 3–2. Avalon Write Signals
Signal
avl_addr_wr
avl_byteen_wr
avl_chipselect_wr
avl_data_wr
Width (Bits)
? 21
2, 4, 8, or 16
1
18, 36, 72,
Direction
Input
Input
Input
Input
Description
Avalon w rite address.
Byte enable (active lo w ).
Device select for the w rite port.
Avalon data w rite from master.
144, or 288
avl_write
avl_wait_request_
wr
1
1
Input
Output
Avalon w rite request.
Avalon w rite w ait—the transaction does not occur on this
cycle.
Table 3–3 shows the Avalon read signals.
Table 3–3. Avalon Read Signals (Part 1 of 2)
Signal
avl_addr_rd
avl_byteen_rd
avl_chipselect_rd
avl_read
avl_data_rd
Width (Bits)
? 21
2 to 16
1
1
18, 36, 72,
Direction
Input
Input
Input
Input
Output
Description
Avalon read address.
Byte enable (active lo w ).
Device select for the read port.
Avalon read request.
Avalon read data to master.
144, or 288
Altera Corporation
MegaCore Version 9.1 3–23
November 2009
QDRII SRAM Controller MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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